クロック選択回路及びそれを備えたクロックデータリカバリ回路
【課題】クロック選択回路の出力切り替えに起因するグリッチを排除する。
【解決手段】クロック選択回路は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する２個のクロック選択部（１１ａ、１１ｂ）、これらクロック選択部（１１ａ、１１ｂ）のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部（１２）、及びこれらクロック選択部（１１ａ、１１ｂ）及びクロック切替部（１２）を制御する制御部（１３）を備えている。制御部（１３）は、２個のクロック選択部（１１ａ、１１ｂ）のうちクロック切替部（１２）によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、クロック切替部（１２）に対して出力の切り替えを指示する。
【解決手段】クロック選択回路は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する２個のクロック選択部（１１ａ、１１ｂ）、これらクロック選択部（１１ａ、１１ｂ）のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部（１２）、及びこれらクロック選択部（１１ａ、１１ｂ）及びクロック切替部（１２）を制御する制御部（１３）を備えている。制御部（１３）は、２個のクロック選択部（１１ａ、１１ｂ）のうちクロック切替部（１２）によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、クロック切替部（１２）に対して出力の切り替えを指示する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック選択回路に関し、特に、クロックデータリカバリ回路や遅延ロックループ回路などに好適な、互いに位相のずれた複数のクロック信号の中から一つ以上を選択的に出力するクロック選択回路に関する。
【背景技術】
【０００２】
データ伝送システムでは電源電圧の変動や通信路の伝送遅延などに起因して受信データ信号と受信クロック信号との間にスキューが生じる。このため、受信側ではクロックデータリカバリ回路などを用いて、受信データ信号に基づいて、基準クロック信号から生成した多相のクロック信号の中からデータラッチに最適なタイミングを有するものを選択することでデータラッチ用のクロック信号をリカバリしている。このような互いに位相のずれた複数のクロック信号の中からいずれか一つを選択するためにクロック選択回路が用いられる。
【０００３】
クロック選択回路は信号選択用のスイッチング素子が並列に多数接続された回路構成となっている。このため、これらスイッチング素子の共通接続点には比較的大きな容量が寄生している。そして、この寄生容量に起因して共通接続点において信号波形になまりが生じ、クロック選択回路の信号遅延は大きくなってしまう。さらに、この信号遅延が原因でクロック選択回路の出力が切り替わる際にグリッチが誘発されることがある。このグリッチはその後の信号処理に悪影響を及ぼし、特にクロックデータリカバリ回路ではデータを正常にラッチすることができなくなるおそれがある。
【０００４】
クロック選択回路の出力に発生するグリッチについて図１４のタイミングチャートを参照しながら説明する。いま、クロック選択回路に入力されているクロック信号ＣＫ１が選択されてクロック信号ＣＫｏｕｔとして出力されているとする。時刻Ｔ１でのクロック信号ＣＫ１の立ち上がりはそれよりも時間ΔＴ１だけ遅延して時刻Ｔ２にクロック信号ＣＫｏｕｔに現れる。すなわち、クロック選択回路に入力されたクロック信号は時間ΔＴ１だけ遅延して出力される。ここで、時刻Ｔ２でのクロック信号ＣＫｏｕｔの立ち上がりのタイミングでクロック選択回路の出力をクロック信号ＣＫ２に切り替えたとする。しかし、出力は時刻Ｔ２で瞬時に切り替わらずに、実際にはそれよりも時間ΔＴ２（ΔＴ２＜＜ΔＴ１）だけ遅延して時刻Ｔ３に切り替わる。そして、この遅延中にクロック信号ＣＫ１の信号レベルは変化し、時刻Ｔ３ではクロック信号ＣＫ１及びＣＫ２の信号レベルは不一致の状態となっている。この信号レベルの不一致によって、クロック信号ＣＫｏｕｔにグリッチが誘発される。
【０００５】
クロック選択回路の信号遅延を小さくすることができれば、たとえ出力の切り替え遅延があったとしてもクロック選択回路から出力されるクロック信号にグリッチが誘発されないようにすることができる。従来、クロック選択回路の信号遅延を抑制するために、入力された複数のクロック信号を複数の群に分割してそれぞれを複数の信号選択回路に与え、これら信号選択回路から出力されたクロック信号を次段の信号選択回路に与えて、最終的に任意の一つのクロック信号を選択している（例えば、特許文献１参照）。このように信号選択回路を多段接続することによって、各信号選択回路における信号選択用のスイッチング素子の並列接続数を減らしてその共通接続点における寄生容量を低減し、各信号選択回路ひいてはクロック選択回路全体の信号遅延の抑制を可能としている。
【０００６】
また、クロック信号からグリッチを排除するために、出力クロック信号の切り替えが指示されたとき、出力クロック信号を一旦ローレベルに保持した後に新たなクロック信号を出力する出力制御回路が公知である（例えば、特許文献２参照）。
【特許文献１】特開２００３―１７９４８７号公報
【特許文献２】特開２００４―１６６１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、機器間のデータ通信速度は高速化の一途を辿っている。このため、従来の手法でクロック選択回路の信号遅延の絶対量を小さくしたとしても、クロック信号の周波数はますます速くなるのに対してクロック選択回路の信号遅延はクロック信号の周波数にかかわらず一定であるため、クロック信号の１周期に対するクロック選択回路の信号遅延の相対量は増大する。また、クロックデータリカバリ回路においてより高精度のラッチタイミングを得るにはより多相のクロック信号を使用する必要があるため、やはり、クロック選択回路の信号遅延の相対量は増大してしまう。クロック選択回路の出力からグリッチを排除するには、現在出力中のクロック信号と選択すべきクロック信号との信号レベルが一致している時点で出力を切り替えるようにする必要がある。しかし、周波数が高くなるとこれら２つのクロック信号の信号レベルが一致する区間は狭くなるため、出力の切り替え制御は非常に難しくなる。このため、従来の手法ではシステムの高速化に対応することが困難である。
【０００８】
さらに、近年の通信速度の高速化に対応するために多相クロック信号を用いた並列処理システムが一般的となっている。このようなシステムでは、複数のクロック選択回路を並列接続し、入力された複数のクロック信号を各クロック選択回路に与え、各クロック選択回路から出力されたクロック信号を並べて出力するといった回路構成にする必要がある。しかし、そのような回路構成では、クロック信号の入力部分の配線構造が複雑化するとともに寄生容量も増大し、信号波形のなまりや位相差の乱れが生じてしまう。
【０００９】
上記問題に鑑み、本発明は、クロック選択回路について出力切り替えに起因するグリッチを排除し、特に多出力のクロック選択回路について入力部分の配線構造を簡略化して信号遅延を低減することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明が講じた手段は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力するクロック選択回路として、前記複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する第１及び第２のクロック選択部と、前記第１及び第２のクロック選択部のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部と、前記第１及び第２のクロック選択部及び前記クロック切替部を制御する制御部とを備えたものとする。ここで、前記制御部は、前記第１及び第２のクロック選択部のうち前記クロック切替部によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、前記クロック切替部に対して出力の切り替えを指示するものとする。
【００１１】
これによると、当該クロック選択回路の出力が切り替わるとき、第１及び第２のクロック選択部のうちクロック信号の再選択が指示された方の出力にグリッチが発生したとしても、その出力はクロック切替部によって選択されないため、当該グリッチが当該クロック選択回路の出力に現れることはない。
【００１２】
具体的には、前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のうち同じ要求信号を所定回数連続して受信したとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示し、さらに続けて同じ要求信号を少なくとも１回受信したとき、前記クロック切替部に対して出力の切り替えを指示する。そして、好ましくは、前記制御部は、前記第１及び第２の要求信号のうち同じ要求信号を前記所定回数連続して受信したときの前記第１及び第２の要求信号のそれぞれの受信回数がいずれも所定値よりも大きいとき、前記クロック切替部によって選択されていないクロック選択部に対して逆位相のクロック信号の選択を指示するものとする。
【００１３】
また、具体的には、前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のそれぞれについて所定期間における受信回数の差分値が所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示する。そして、好ましくは、前記制御部は、前記クロック切替部によって選択されていないクロック選択部に対して、前記差分値に応じた量だけ位相がずれたクロック信号を再選択するように指示するものとする。
【００１４】
一方、本発明が講じた手段は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から複数個を選択的に出力するクロック選択回路として、前記複数のクロック信号を位相順にＭ個（Ｍは２以上の整数）ずつ分けたＮ個（Ｎは２以上の整数）の信号群にそれぞれ対応して設けられ、当該対応する信号群に属するＭ個のクロック信号が位相順に並んで与えられ、共通の制御信号に従って、これら与えられたＭ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のクロック選択部を備えたものとする。
【００１５】
これによると、多出力のクロック選択回路における入力部分の配線構造を簡略化することができ、当該クロック選択回路の信号遅延を低減することができる。
【００１６】
好ましくは、上記のクロック選択回路は、前記Ｎ個のクロック選択部から出力されたＮ個のクロック信号を受け、これらＮ個のクロック信号を位相順に並べて出力するクロック整列部を備えているものとする。
【発明の効果】
【００１７】
以上説明したように本発明によると、入力クロック信号の個数が増えても、また、クロック信号の周波数が高くなっても、クロック選択回路の出力切り替えに起因するグリッチを排除することできる。また、多出力のクロック選択回路について入力部分の配線構造が簡略化して信号遅延を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係るクロック選択回路の構成を示す。本クロック選択回路は、互いに位相がずれた４５個のクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、これらの中から５個をクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として選択的に出力する。具体的には、本クロック選択回路は、２個のクロック選択部１１ａ及び１１ｂ、クロック切替部１２及び制御部１３を備えている。
【００２０】
クロック選択部１１ａは、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、位相選択信号ＰＨａに従って、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５の中から５個をクロック信号ＣＫａ１〜ＣＫａ５として選択的に出力する。同様に、クロック選択部１１ｂは、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、位相選択信号ＰＨｂに従って、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５の中から５個をクロック信号ＣＫｂ１〜ＣＫｂ５として選択的に出力する。これらクロック選択部１１ａ及び１１ｂは、例えば、上述した従来技術に係るものであってもよいし後述の実施形態２に係るクロック選択回路であってもよい。
【００２１】
クロック切替部１２は、クロック信号ＣＫａ１〜ＣＫａ５及びクロック信号ＣＫｂ１〜ＣＫｂ５を受け、切替制御信号ＣＨに従って、これらのいずれか一方の信号群をクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として選択的に出力する。具体的には、クロック切替部１２は、クロック信号ＣＫａｋ（ｋは１から５までの各整数。）とクロック信号ＣＫｂｋとを受け、クロック信号ＣＫｏｕｔｋを出力する５個の２：１セレクタ（不図示）で構成することができる。
【００２２】
制御部１３は、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５のいずれかに同期して、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相を進める要求を表す信号ＵＰ及び当該位相を遅らせる要求を表す信号ＤＮの受信回数に基づいて、位相選択信号ＰＨａ及びＰＨｂを出力してクロック選択部１１ａ及び１１ｂをそれぞれ制御する。また、制御部１３は、切替制御信号ＣＨを出力してクロック切替部１２を制御する。特に、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対してクロック信号の再選択を指示し、当該指示をした後にクロック切替部１２に対して出力の切り替えを指示する。制御部１３による制御方法として信号ＵＰ及びＤＮのそれぞれの連続受信回数に基づいたものと平均受信回数に基づいたものとが挙げられる。これら制御方法の詳細については後述する。
【００２３】
次に、本クロック選択回路の動作について図２のタイミングチャートを参照しながら説明する。なお、便宜のためクロック信号ＣＫｏｕｔ１の切り替えについて説明する。いま、クロック選択部１１ａ及び１１ｂはいずれもクロック信号ＣＫ１を選択しており、クロック切替部１２はクロック信号ＣＫａ１を選択しているとする。また、クロック切替部１２は、切替制御信号ＣＨがローレベルのとき、クロック信号ＣＫａ１を選択し、切替制御信号ＣＨがハイレベルのとき、クロック信号ＣＫｂ１を選択するものとする。時刻Ｔ１でのクロック信号ＣＫ１の立ち上がりはそれよりも時間ΔＴ１だけ遅延して時刻Ｔ２にクロック信号ＣＫａ１及びＣＫｂ１に現れる。すなわち、クロック選択部１１ａ及び１１ｂにおける信号遅延量は時間ΔＴ１である。さらに、時刻Ｔ２でのクロック信号ＣＫａ１の立ち上がりはそれよりも時間ΔＴ２（ΔＴ２＜＜ΔＴ１）だけ遅延して時刻Ｔ３にクロック信号ＣＫｏｕｔ１に現れる。すなわち、クロック切替部１２における信号遅延量は時間ΔＴ２である。
【００２４】
ここで、クロック信号ＣＫｏｕｔ１が立ち上がった時刻Ｔ３でクロック選択部１１ｂに対して１段階遅れた位相のクロック信号を選択するように指示がされたとする。しかし、クロック選択部１１ｂの出力は時刻Ｔ３で瞬時に切り替わらずに、実際にはそれよりも時間ΔＴ３（ΔＴ３＜＜ΔＴ１）だけ遅延して時刻Ｔ４に切り替わる。そして、この遅延中にクロック信号ＣＫ１の信号レベルは変化してしまい、時刻Ｔ４ではクロック信号ＣＫ１及びＣＫ２の信号レベルが不一致の状態となっている。この信号レベルの不一致により、クロック信号ＣＫｂ１にグリッチが誘発される。しかし、クロック切替部１２はまだクロック信号ＣＫａ１の出力を維持しているため、クロック信号ＣＫｏｕｔ１にクロック信号ＣＫｂ１に発生したグリッチが現れることはない。
【００２５】
その後、時刻Ｔ５でのクロック信号ＣＫａ１の立ち上がりはそれよりも時間ΔＴ２だけ遅延して時刻Ｔ６にクロック信号ＣＫｏｕｔ１に現れる。そして、クロック信号ＣＫｏｕｔ１が立ち上がった時刻Ｔ６、すなわち、クロック選択部１１ｂに対してクロック信号の再選択が指示されてから１周期遅れたタイミングで、クロック切替部１２に対して出力の切り替えが指示される。しかし、クロック切替部１２の出力は時刻Ｔ６で瞬時に切り替わらずに、実際には、クロック信号ＣＫｏｕｔ１の立ち上がりが制御部１３に入力されてから制御部１３が切替制御信号ＣＨをハイレベルに変化させるまでに要する時間ΔＴ４（ΔＴ４＜＜ΔＴ１）だけ遅延して時刻Ｔ７に切り替わる。時刻Ｔ７ではクロック信号ＣＫａ１及びＣＫｂ１の信号レベルは一致しているため、クロック信号ＣＫｏｕｔ１にグリッチは発生しない。ここで、時間ΔＴ４は、時間ΔＴ１よりも十分に小さく、また、本クロック選択回路に入力されるクロック信号の個数にかかわらず一定である。したがって、本クロック選択回路に入力されるクロック信号の個数が増えてクロック選択部１１ａ及び１１ｂの信号遅延が増大したとしても、本クロック選択回路はグリッチを誘発しないスムーズな出力切り替えを行うことができる。
【００２６】
クロック切替部１２に入力されたクロック信号ＣＫａｋ及びＣＫｂｋの位相差が、クロック信号ＣＫｏｕｔｋが制御部１３に入力されてから切替制御信号ＣＨの信号レベルが変化するまでに要する時間よりも十分に大きい場合にも、やはり、実際の出力の切り替わり時におけるクロック信号ＣＫａｋ及びＣＫｂｋの信号レベルが不一致となり、クロック信号ＣＫｏｕｔｋにグリッチが発生する。図２のタイミングチャートで説明すると、時刻Ｔ６と時刻Ｔ７との間にあるクロック信号ＣＫｂ１の立ち上がりが時刻Ｔ７よりも後に発生したならば、時刻Ｔ７におけるクロック信号ＣＫａ１及びＣＫｂ１の信号レベルは不一致となり、クロック信号ＣＫｏｕｔ１にグリッチが発生してしまう。
【００２７】
上記の問題を解消するにはクロック切替部１２を次のように構成すればよい。図３は、クロック切替部１２の構成例を示す。クロック切替部１２は、クロック信号ＣＫａｋとクロック信号ＣＫｂｋとを受け、クロック信号ＣＫｏｕｔｋを出力する５個の２：１セレクタ１２１、１２２、１２３、１２４及び１２５、及びこれらセレクタ１２１〜１２５を制御する制御回路１２６を備えている。制御回路１２６は、３個のフリップフロップ１２６１、１２６２及び１２６３で構成される。フリップフロップ１２６１はクロック信号ＣＫｏｕｔ１に同期して切替制御信号ＣＨをラッチして信号ＣＨ１を出力する。フリップフロップ１２６２及び１２６３は、それぞれ、クロック信号ＣＫｏｕｔ４及びＣＫｏｕｔ５に同期して信号ＣＨ１をラッチして信号ＣＨ４及びＣＨ５を出力する。セレクタ１２１は信号ＣＨ４で、セレクタ１２２は信号ＣＨ５で、セレクタ１２３は信号ＣＨ１で、セレクタ１２４は信号ＣＨ５で、そして、セレクタ１２５は信号ＣＨ１で、それぞれ制御される。
【００２８】
このように、セレクタ１２１〜１２５のそれぞれについて、自己の出力クロック信号よりも遅れて立ち上がる他のセレクタの出力クロック信号に同期して出力を切り替えるようにすることで、実際の出力の切り替わり時においてセレクタに入力された二つのクロック信号の信号レベルが一致するため、出力切り替えに伴うグリッチを排除することができる。
【００２９】
次に、制御部１３による信号ＵＰ及びＤＮのそれぞれの連続受信回数に基づいた制御方法及び平均受信回数に基づいた制御方法について順に説明する。
【００３０】
≪連続受信回数に基づく制御例１≫
信号ＵＰ及びＤＮの連続受信回数に基づく制御部１３の制御方法について図４に示した状態遷移図を参照しながら説明する。なお、図中の“Ｕ”及び“Ｄ”はそれぞれ信号ＵＰ及び信号ＤＮを受信したことを表す。
【００３１】
制御部１３は状態Ｓ０から開始して信号ＤＮを受信するたびに状態Ｓ１、状態Ｓ２及び状態Ｓ３の順に遷移する。この間、信号ＵＰを受信すると状態Ｓ０に戻る。すなわち、状態Ｓ０から信号ＤＮを連続３回受信すると状態Ｓ３に遷移する。この連続受信回数は３回に限定されず任意である。状態Ｓ３に遷移したとき、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して１段階遅れた位相のクロック信号を選択するように指示をする。具体的には、クロック信号ＣＫａ１〜ＣＫａ５がクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として出力されている場合、制御部１３は、位相選択信号ＰＨｂを変化させて、クロック選択部１１ｂに対して１段階遅れた位相のクロック信号を選択するように指示をする。一方、クロック信号ＣＫｂ１〜ＣＫｂ５がクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として出力されている場合、制御部１３は、位相選択信号ＰＨａを変化させて、クロック選択部１１ａに対して１段階遅れた位相のクロック信号を選択するように指示をする。
【００３２】
状態Ｓ３において信号ＵＰを受信すると状態Ｓ０に戻る。一方、状態Ｓ３において信号ＤＮを受信すると状態Ｓ４に遷移する。すなわち、状態Ｓ０から信号ＤＮを連続４回受信すると制御部１３は状態Ｓ４に遷移する。この連続受信回数は４回に限定されず任意である。その後、制御部１３は、切替制御信号ＣＨを変化させてクロック切替部１２に対して出力の切り替えを指示してから状態Ｓ０に戻る。この結果、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相は１段階遅れる。
【００３３】
上記と同様に、制御部１３は状態Ｓ０から開始して信号ＵＰを受信するたびに状態Ｓ５、状態Ｓ６及び状態Ｓ７の順に遷移する。すなわち、状態Ｓ０から信号ＵＰを連続３回受信すると状態Ｓ７に遷移する。このとき、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して１段階進んだ位相のクロック信号を選択するように指示をする。そして、状態Ｓ７において信号ＵＰをさらに受信すると状態Ｓ８に遷移する。すなわち、状態Ｓ０から信号ＵＰを連続４回受信すると制御部１３は状態Ｓ８に遷移する。その後、制御部１３は、切替制御信号ＣＨを変化させてクロック切替部１２に対して出力の切り替えを指示してから状態Ｓ０に戻る。この結果、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相は１段階進む。
【００３４】
制御部１３は、所定のプログラムに従って上記の動作をするＣＰＵとして実現可能であるほか専用のハードウェアで構成することも可能である。図５は、連続受信回数に基づく制御に係る制御部１３のハードウェア構成を示す。制御部１３は、カウンタ１３１ｕ及び１３１ｄ、クロック選択部１１ａ及び１１ｂを制御する選択制御部１３２及びクロック切替部１２を制御する切替制御部１３３を備えている。
【００３５】
カウンタ１３１ｕ及び１３１ｄは、それぞれ、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５のいずれかであるクロック信号ＣＫに同期して、信号ＵＰ及び信号ＤＮのそれぞれの連続受信回数をカウントする。選択制御部１３２は、カウンタ１３１ｕ及び１３１ｄのカウント値及び切替制御信号ＣＨに基づいて位相選択信号ＰＨａ及びＰＨｂをそれぞれ設定する。ここで、切替制御信号ＣＨを参照することによりクロック切替部１２によってクロック選択部１１ａ及び１１ｂのいずれが選択されているかを判別可能である。具体的には、選択制御部１３２は、信号ＵＰ及び信号ＤＮのいずれか一方を連続３回以上受信できなかったとき、信号ＲＳＴ１を出力してカウンタ１３１ｕ及び１３１ｄをリセットする。一方、選択制御部１３２は、信号ＵＰを連続３回受信したときには信号ＥＮｕを、信号ＤＮを連続３回受信したときには信号ＥＮｄを、それぞれ活性化する。
【００３６】
切替制御部１３３は、カウンタ１３１ｕ及び１３１ｄのカウント値に基づいて切替制御信号ＣＨを設定する。具体的には、切替制御部１３３は、信号ＵＰ又は信号ＤＮを連続４回受信したとき、切替制御信号ＣＨを変化させ、その後、信号ＲＳＴ２を出力してカウンタ１３１ｕ及び１３１ｄをリセットする。
【００３７】
≪連続受信回数に基づく制御例２≫
制御部１３は、信号ＵＰ及びＤＮの受信回数をそれぞれカウントしておき、図４に示した状態遷移図中の状態Ｓ３又は状態Ｓ７に遷移したときに信号ＵＰ及びＤＮの各受信回数が所定回数を超えていれば、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して逆位相のクロック信号を選択するように指示をするものであってもよい。図６は、クロック選択部１１ａ及び１１ｂに対して逆位相のクロック信号の選択を指示する機能を有する制御部１３の構成を示す。制御部１３は、図５に示した構成にさらに信号ＵＰの受信回数をカウントするカウンタ１３４ｕ及び信号ＤＮの受信回数をカウントするカウンタ１３４ｄを追加した構成をしている。これらカウンタ１３４ｕ及び１３４ｄは信号ＲＳＴ２によってリセットされる。選択制御部１３２は、位相選択信号ＰＨａ又はＰＨｂの設定を変更すべきときにカウンタ１３４ｕ及び１３４ｄのカウント値を参照し、これらのカウント値がいずれも所定値を超えていれば、その位相選択信号ＰＨａ又はＰＨｂを反転する。これにより、クロック選択部１１ａ又は１１ｂからはそれまでとは逆位相のクロック信号が出力される。
【００３８】
本クロック選択回路がクロックデータリカバリ回路で使用される場合、クロック信号のエッジ調整はデータ信号の遷移点付近から開始されるが、この遷移点の揺れのせいでシステム起動時からしばらくの間はクロック選択回路には信号ＵＰ及びＤＮが交互に入力される。そして、信号ＵＰ及びＤＮのいずれかの一方が所定回数連続して入力されることにより、クロック選択回路から出力されるクロック信号のエッジは最適ポイント、すなわち、二つのデータ遷移点の中間点に収束する。このような場合、クロック信号の位相を１段階ずつ進める又は遅らせるのではなく一気に逆位相にすることで、クロック選択回路から出力されるクロック信号をより早く最適位相に設定することができる。
【００３９】
≪平均受信回数に基づく制御例１≫
次に、信号ＵＰ及びＤＮの平均受信回数に基づく制御部１３の制御方法について図７に示した状態遷移図を参照しながら説明する。なお、図中の“ＣＫ”はクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５のいずれかであるクロック信号ＣＫの立ち上がりが発生したことを表す。
【００４０】
制御部１３は状態Ｓ０から開始して、信号ＵＰを受信するたびにその受信回数をインクリメントし、信号ＤＮを受信するたびにその受信回数をインクリメントする。状態Ｓ０から所定時間Ｔが経過すると状態Ｓ１に遷移し、制御部１３は信号ＵＰ及びＤＮのそれぞれの受信回数の差分値を算出する。そして、状態Ｓ１においてクロック信号ＣＫの立ち上がりが発生すると状態Ｓ２に遷移し、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して１段階遅れた又は進んだ位相のクロック信号を選択するように指示をする。具体的には、制御部１３は、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値に基づいて、信号ＵＰの受信回数の方が多いと判断した場合には当該非選択のクロック選択部に対して１段階進んだ位相のクロック信号を選択するように指示をする。一方、信号ＤＮの受信回数の方が多いと判断した場合には当該非選択のクロック選択部に対して１段階遅れた位相のクロック信号を選択するように指示をする。
【００４１】
状態Ｓ２においてクロック信号ＣＫの立ち上がりが発生すると状態Ｓ３に遷移する。クロック信号ＣＫの立ち上がりが２回以上発生してから状態Ｓ３に遷移してもよい。その後、制御部１３は、切替制御信号ＣＨを変化させてクロック切替部１２に対して出力の切り替えを指示してから状態Ｓ０に戻る。この結果、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相は１段階遅れるか又は進む。
【００４２】
なお、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値の絶対値が所定値よりも大きい場合に非選択のクロック選択部に対してクロック信号の再選択を指示するような条件を加えてもよい。これにより、信号ＵＰ及びＤＮのそれぞれの受信回数の差がある程度開いたときにのみ本クロック選択回路の出力を切り替えるといった制御が可能となる。
【００４３】
制御部１３は、所定のプログラムに従って上記の動作をするＣＰＵとして実現可能であるほか専用のハードウェアで構成することも可能である。図８は、平均受信回数に基づく制御に係る制御部１３のハードウェア構成を示す。制御部１３は、カウンタ１３１、クロック選択部１１ａ及び１１ｂを制御する選択制御部１３２及びクロック切替部１２を制御する切替制御部１３３を備えている。
【００４４】
カウンタ１３１は、クロック信号ＣＫに同期して、信号ＵＰ及びＤＮを受信することでそれぞれカウントアップ動作及びカウントダウン動作をするアップダウンカウンタで構成され、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値を表す信号ＤＩＦを出力する。選択制御部１３２は、信号ＤＩＦ及び切替制御信号ＣＨに基づいて位相選択信号ＰＨａ及びＰＨｂをそれぞれ設定する。具体的には、選択制御部１３２は、カウンタ１３１の動作開始から所定期間経過後の信号ＤＩＦが表す値がゼロ又は所定範囲内であればリセット信号ＲＳＴ１を出力してカウンタ１３１をリセットする。一方、信号ＤＩＦが表す値が所定範囲外であれば位相選択信号ＰＨａ及びＰＨｂのいずれか一方を変化させるとともに、信号ＥＮを活性化する。切替制御部１３３は、信号ＥＮが活性化されているとき、クロック信号ＣＫに同期して切替制御信号ＣＨを変化させ、その後、信号ＲＳＴ２を出力してカウンタ１３１ｕ及び１３１ｄをリセットする。
【００４５】
≪平均受信回数に基づく制御例２≫
制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値に応じた量だけ位相がずれたクロック信号を再選択するように指示をするものであってもよい。具体的には、図８に示した構成において、制御部１３は、位相選択信号ＰＨａ及びＰＨｂのいずれか一方を、信号ＤＩＦによって表される差分値に対して適応的に変化させる。これにより、上述したように本クロック選択回路がクロックデータリカバリ回路で使用される場合において、本クロック選択回路から出力されるクロック信号をより早く最適位相に設定することができる。
【００４６】
（第２の実施形態）
図９は、第２の実施形態に係るクロック選択回路の構成を示す。本クロック選択回路は、互いに位相がずれた４５個のクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、位相選択信号ＰＨに従って、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５の中から５個をクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として選択的に出力する。具体的には、本クロック選択回路は、９個のクロック信号が与えられ、これらクロック信号の中からいずれか一つを選択的に出力する５個の９：１セレクタ２１、２２、２３、２４及び２５、及びこれらセレクタ２１〜２５から出力されたクロック信号を位相順に並べて出力するクロック整列部３０を備えている。なお、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５は互いに電気角８°ずつ位相がずれて位相順に並んでいるものとする。これは、本クロック選択回路がクロックデータリカバリ回路で使用されることを想定したためであり、本発明を限定するものではない。
【００４７】
セレクタ２１は、クロック信号ＣＫｉｎ１〜ＣＫｉｎ９を受け、クロック信号ＣＫ１を出力する。セレクタ２２は、クロック信号ＣＫｉｎ１０〜ＣＫｉｎ１８を受け、クロック信号ＣＫ２を出力する。セレクタ２３は、クロック信号ＣＫｉｎ１９〜ＣＫｉｎ２７を受け、クロック信号ＣＫ３を出力する。セレクタ２４は、クロック信号ＣＫｉｎ２８〜ＣＫｉｎ３６を受け、クロック信号ＣＫ４を出力する。そして、セレクタ２５は、クロック信号ＣＫｉｎ３７〜ＣＫｉｎ４５を受け、クロック信号ＣＫ５を出力する。すなわち、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５は位相順に９個ずつセレクタ２１〜２５に入力される。そして、これらセレクタ２１〜２５は共通の位相選択信号ＰＨに従ってクロック信号の選択を行う。したがって、セレクタ２１〜２５からは互いに電気角７２°ずつ位相がずれて位相順に並んだクロック信号ＣＫ１〜ＣＫ５が出力される。
【００４８】
図１０は、セレクタ２１の構成例を示す。セレクタ２１は、クロック信号ＣＫｉｎ１〜ＣＫｉｎ９のそれぞれと９ビットの位相選択信号ＰＨの各ビットとが入力される９個のＡＮＤゲート２１１と、ＰＭＯＳトランジスタを負荷とするダイナミック型セレクタ２１２とから構成される。９個のＡＮＤゲート２１１のうち入力されている位相選択信号ＰＨがハイレベルとなったものが、入力されたクロック信号を通過させる。セレクタ２１２は、９個のＡＮＤゲート２１１のいずれか一つから与えられたクロック信号を受け、クロック信号ＣＫ１を出力する。この構成によると、クロック信号ＣＫｉｎ１〜ＣＫｉｎ９のうち位相選択信号ＰＨによって選択されていないものはＡＮＤゲート２１１において遮断されるため、不要なクロック信号がセレクタ２１２に入力されることがない。
【００４９】
上記の構成では、セレクタ２１に入力されるクロック信号の個数が増えるにつれダイナミック型セレクタ２１２の出力部分に付加される寄生容量が増大し、信号遅延が増加してしまう。この問題を回避するにはセレクタ２１を多段構成にするとよい。図１１は、セレクタ２１の別の構成例を示す。セレクタ２１は、３個のクロック信号が与えられ、これらクロック信号の中からいずれか一つを選択的に出力する４個の３：１セレクタ２１３ａ、２１３ｂ、２１３ｃ及び２１３ｄで構成される。セレクタ２１３ａは、クロック信号ＣＫｉｎ１〜ＣＫｉｎ３のそれぞれと３ビットの位相選択信号ＰＨの各ビットとが入力される３個のＡＮＤゲート２１１と、ＰＭＯＳトランジスタを負荷とするダイナミック型セレクタ２１４とから構成される。セレクタ２１３ｂ、２１３ｃ及び２１３ｄについてもこれと同様の構成である。特に、セレクタ２１３ｄは、セレクタ２１３ａ〜２１３ｃから出力された３個のクロック信号を受け、これらクロック信号の中からいずれか一つを選択してクロック信号ＣＫ１として出力する。この構成の場合、６ビットの位相選択信号ＰＨによってセレクタ２１を制御することができる。
【００５０】
図９に戻り、クロック整列部３０は、５個のクロック信号が与えられ、これらクロック信号の中からいずれか一つを選択的に出力する５個の５：１セレクタ３１、３２、３３、３４及び３５を備えている。セレクタ３１は、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４及びＣＫ５の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ１を出力する。セレクタ３２は、クロック信号ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５及びＣＫ１の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ２を出力する。セレクタ３３は、クロック信号ＣＫ３、ＣＫ４、ＣＫ５、ＣＫ１及びＣＫ２の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ３を出力する。セレクタ３４は、クロック信号ＣＫ４、ＣＫ５、ＣＫ１、ＣＫ２及びＣＫ３の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ４を出力する。そして、セレクタ３５は、クロック信号ＣＫ５、ＣＫ１、ＣＫ２、ＣＫ３及びＣＫ４の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ５を出力する。すなわち、クロック信号ＣＫ１〜ＣＫ５はそれぞれを第１番目とする５通りの位相順並びでセレクタ３１〜３５に入力される。そして、これらセレクタ３１〜３５は共通の位相選択信号ＰＨに従ってクロック信号の選択を行う。したがって、クロック整列部３０からは、クロック信号ＣＫ１〜ＣＫ５のいずれか一つをクロック信号ＣＫｏｕｔ１とする５通りの位相順並びのクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５が出力される。
【００５１】
以上、本実施形態によると、多出力のクロック選択回路について、入力される複数のクロック信号が各信号群に分けて処理されるため、入力部分の配線構造を簡略化することができる。これにより、入力されるクロック信号の個数が多数であってもクロック選択回路における信号遅延を比較的小さくすることができる。
【００５２】
なお、第１及び第２の実施形態に係るクロック選択回路について、入出力されるクロック信号の個数は上記に限定されるものではない。例えば、第１の実施形態に係るクロック選択回路から出力されるクロック信号は１個であってもよい。
【００５３】
（第３の実施形態）
図１２は、第３の実施形態に係るクロックデータリカバリ回路の構成を示す。本クロックデータリカバリ回路は、基準クロック信号ＣＫ０及びデータ信号ＤＡＴＡ０を受け、データラッチ用にリカバリしたクロック信号ＣＫ及びこのクロック信号ＣＫでラッチしたデータ信号ＤＡＴＡを出力する。具体的には、本クロックデータリカバリ回路は、多相クロック生成部１０１、クロック選択回路１０２及び位相比較器１０３を備えている。
【００５４】
多相クロック生成部１０１は、基準クロック信号ＣＫ０を受け、これから、互いに電気角９°ずつ位相がずれて位相順に並んだ４０個のクロック信号ＣＫｉｎ１〜ＣＫｉｎ４０を生成する。多相クロック生成部１０１はＰＬＬ（Phase Locked Loop）などで構成可能である。
【００５５】
クロック選択回路１０２は、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４０を受け、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４０の中から、互いに電気角９０°ずつ位相がずれて位相順に並んだ４個のクロック信号を選択してクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ４として出力する。また、クロック選択回路１０２は、位相比較器１０３から出力される信号ＵＰ及びＤＮに従ってクロック信号の選択を行う。信号ＵＰ及びＤＮは上述したとおりである。クロック選択回路１０２は第１及び第２の実施形態のいずれかに係るクロック生成回路で構成可能である。
【００５６】
位相比較器１０３は、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ４のいずれかとデータ信号ＤＡＴＡ０のデータ遷移点との位相を比較し、これらクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ４のうちデータ信号ＤＡＴＡ０のラッチに使用されるいずれか一つをクロック信号ＣＫとして出力するとともに、クロック信号ＣＫでラッチしたデータ信号ＤＡＴＡを出力する。また、位相比較器１０３は位相比較の結果として信号ＵＰ及びＤＮを出力する。
【００５７】
次に、位相比較器１０３の動作について図１３のタイミングチャートを参照しながら説明する。ここで、位相比較器１０３は、クロック信号ＣＫｏｕｔ１を使用せず、また、クロック信号ＣＫｏｕｔ３をクロック信号ＣＫとして出力するものとする。位相比較器１０３は、クロック信号ＣＫｏｕｔ２の立ち上がりからクロック信号ＣＫｏｕｔ３の立ち上がりまでの電気角９０°に相当する期間においてデータ信号ＤＡＴＡ０の遷移を検出したとき、信号ＤＮを出力する。一方、位相比較器１０３は、クロック信号ＣＫｏｕｔ３の立ち上がりからクロック信号ＣＫｏｕｔ４の立ち上がりまでの電気角９０°に相当する期間においてデータ信号ＤＡＴＡ０の遷移を検出したとき、信号ＵＰを出力する。これにより、クロック信号ＣＫは、その立ち上がりがデータ信号ＤＡＴＡ０の遷移点から遠ざかるように、すなわち、データ信号ＤＡＴＡ０の信号レベルの安定点で立ち上がるように位相調整される。
【００５８】
以上、本実施形態によると、クロック選択回路からグリッチのないクロック信号が供給されるため、正確なクロックリカバリ及びデータリカバリが可能となる。
【産業上の利用可能性】
【００５９】
本発明に係るクロック選択回路は、出力切り替えに起因してグリッチを誘発することがないため、特に高速データ通信を行うシステムにおけるクロックデータリカバリ回路などに有用である。
【図面の簡単な説明】
【００６０】
【図１】第１の実施形態に係るクロック選択回路の構成図である。
【図２】図１に示したクロック選択回路のタイミングチャートである。
【図３】クロック切替部の構成図である。
【図４】連続受信回数に基づく制御に係る制御部の状態遷移図である。
【図５】連続受信回数に基づく制御に係る制御部の構成図である。
【図６】位相反転指示機能を有する制御部の構成図である。
【図７】平均受信回数に基づく制御に係る制御部の状態遷移図である。
【図８】平均受信回数に基づく制御に係る制御部の構成図である。
【図９】第２の実施形態に係るクロック選択回路の構成図である。
【図１０】図９に示した９：１セレクタの一構成図である。
【図１１】図９に示した９：１セレクタの別構成図である。
【図１２】第３の実施形態に係るクロックデータリカバリ回路の構成図である。
【図１３】図１２に示した位相比較器のタイミングチャートである。
【図１４】クロック選択回路の出力にグリッチが発生することを説明するためのタイミングチャートである。
【符号の説明】
【００６１】
１１ａ クロック選択部（第１のクロック選択部）
１１ｂ クロック選択部（第２のクロック選択部）
１２ クロック切替部
１３ 制御部
１３１ カウンタ
１３１ｕ カウンタ（第１のカウンタ）
１３１ｄ カウンタ（第２のカウンタ）
１３２ 選択制御部
１３３ 切替制御部
１３４ｕ カウンタ（第３のカウンタ）
１３４ｄ カウンタ（第４のカウンタ）
２１〜２５、３１〜３５ セレクタ
３０ クロック整列部
１０１ 多相クロック生成部
１０２ クロック選択回路
１０３ 位相比較器
【技術分野】
【０００１】
本発明は、クロック選択回路に関し、特に、クロックデータリカバリ回路や遅延ロックループ回路などに好適な、互いに位相のずれた複数のクロック信号の中から一つ以上を選択的に出力するクロック選択回路に関する。
【背景技術】
【０００２】
データ伝送システムでは電源電圧の変動や通信路の伝送遅延などに起因して受信データ信号と受信クロック信号との間にスキューが生じる。このため、受信側ではクロックデータリカバリ回路などを用いて、受信データ信号に基づいて、基準クロック信号から生成した多相のクロック信号の中からデータラッチに最適なタイミングを有するものを選択することでデータラッチ用のクロック信号をリカバリしている。このような互いに位相のずれた複数のクロック信号の中からいずれか一つを選択するためにクロック選択回路が用いられる。
【０００３】
クロック選択回路は信号選択用のスイッチング素子が並列に多数接続された回路構成となっている。このため、これらスイッチング素子の共通接続点には比較的大きな容量が寄生している。そして、この寄生容量に起因して共通接続点において信号波形になまりが生じ、クロック選択回路の信号遅延は大きくなってしまう。さらに、この信号遅延が原因でクロック選択回路の出力が切り替わる際にグリッチが誘発されることがある。このグリッチはその後の信号処理に悪影響を及ぼし、特にクロックデータリカバリ回路ではデータを正常にラッチすることができなくなるおそれがある。
【０００４】
クロック選択回路の出力に発生するグリッチについて図１４のタイミングチャートを参照しながら説明する。いま、クロック選択回路に入力されているクロック信号ＣＫ１が選択されてクロック信号ＣＫｏｕｔとして出力されているとする。時刻Ｔ１でのクロック信号ＣＫ１の立ち上がりはそれよりも時間ΔＴ１だけ遅延して時刻Ｔ２にクロック信号ＣＫｏｕｔに現れる。すなわち、クロック選択回路に入力されたクロック信号は時間ΔＴ１だけ遅延して出力される。ここで、時刻Ｔ２でのクロック信号ＣＫｏｕｔの立ち上がりのタイミングでクロック選択回路の出力をクロック信号ＣＫ２に切り替えたとする。しかし、出力は時刻Ｔ２で瞬時に切り替わらずに、実際にはそれよりも時間ΔＴ２（ΔＴ２＜＜ΔＴ１）だけ遅延して時刻Ｔ３に切り替わる。そして、この遅延中にクロック信号ＣＫ１の信号レベルは変化し、時刻Ｔ３ではクロック信号ＣＫ１及びＣＫ２の信号レベルは不一致の状態となっている。この信号レベルの不一致によって、クロック信号ＣＫｏｕｔにグリッチが誘発される。
【０００５】
クロック選択回路の信号遅延を小さくすることができれば、たとえ出力の切り替え遅延があったとしてもクロック選択回路から出力されるクロック信号にグリッチが誘発されないようにすることができる。従来、クロック選択回路の信号遅延を抑制するために、入力された複数のクロック信号を複数の群に分割してそれぞれを複数の信号選択回路に与え、これら信号選択回路から出力されたクロック信号を次段の信号選択回路に与えて、最終的に任意の一つのクロック信号を選択している（例えば、特許文献１参照）。このように信号選択回路を多段接続することによって、各信号選択回路における信号選択用のスイッチング素子の並列接続数を減らしてその共通接続点における寄生容量を低減し、各信号選択回路ひいてはクロック選択回路全体の信号遅延の抑制を可能としている。
【０００６】
また、クロック信号からグリッチを排除するために、出力クロック信号の切り替えが指示されたとき、出力クロック信号を一旦ローレベルに保持した後に新たなクロック信号を出力する出力制御回路が公知である（例えば、特許文献２参照）。
【特許文献１】特開２００３―１７９４８７号公報
【特許文献２】特開２００４―１６６１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年、機器間のデータ通信速度は高速化の一途を辿っている。このため、従来の手法でクロック選択回路の信号遅延の絶対量を小さくしたとしても、クロック信号の周波数はますます速くなるのに対してクロック選択回路の信号遅延はクロック信号の周波数にかかわらず一定であるため、クロック信号の１周期に対するクロック選択回路の信号遅延の相対量は増大する。また、クロックデータリカバリ回路においてより高精度のラッチタイミングを得るにはより多相のクロック信号を使用する必要があるため、やはり、クロック選択回路の信号遅延の相対量は増大してしまう。クロック選択回路の出力からグリッチを排除するには、現在出力中のクロック信号と選択すべきクロック信号との信号レベルが一致している時点で出力を切り替えるようにする必要がある。しかし、周波数が高くなるとこれら２つのクロック信号の信号レベルが一致する区間は狭くなるため、出力の切り替え制御は非常に難しくなる。このため、従来の手法ではシステムの高速化に対応することが困難である。
【０００８】
さらに、近年の通信速度の高速化に対応するために多相クロック信号を用いた並列処理システムが一般的となっている。このようなシステムでは、複数のクロック選択回路を並列接続し、入力された複数のクロック信号を各クロック選択回路に与え、各クロック選択回路から出力されたクロック信号を並べて出力するといった回路構成にする必要がある。しかし、そのような回路構成では、クロック信号の入力部分の配線構造が複雑化するとともに寄生容量も増大し、信号波形のなまりや位相差の乱れが生じてしまう。
【０００９】
上記問題に鑑み、本発明は、クロック選択回路について出力切り替えに起因するグリッチを排除し、特に多出力のクロック選択回路について入力部分の配線構造を簡略化して信号遅延を低減することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明が講じた手段は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力するクロック選択回路として、前記複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する第１及び第２のクロック選択部と、前記第１及び第２のクロック選択部のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部と、前記第１及び第２のクロック選択部及び前記クロック切替部を制御する制御部とを備えたものとする。ここで、前記制御部は、前記第１及び第２のクロック選択部のうち前記クロック切替部によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、前記クロック切替部に対して出力の切り替えを指示するものとする。
【００１１】
これによると、当該クロック選択回路の出力が切り替わるとき、第１及び第２のクロック選択部のうちクロック信号の再選択が指示された方の出力にグリッチが発生したとしても、その出力はクロック切替部によって選択されないため、当該グリッチが当該クロック選択回路の出力に現れることはない。
【００１２】
具体的には、前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のうち同じ要求信号を所定回数連続して受信したとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示し、さらに続けて同じ要求信号を少なくとも１回受信したとき、前記クロック切替部に対して出力の切り替えを指示する。そして、好ましくは、前記制御部は、前記第１及び第２の要求信号のうち同じ要求信号を前記所定回数連続して受信したときの前記第１及び第２の要求信号のそれぞれの受信回数がいずれも所定値よりも大きいとき、前記クロック切替部によって選択されていないクロック選択部に対して逆位相のクロック信号の選択を指示するものとする。
【００１３】
また、具体的には、前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のそれぞれについて所定期間における受信回数の差分値が所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示する。そして、好ましくは、前記制御部は、前記クロック切替部によって選択されていないクロック選択部に対して、前記差分値に応じた量だけ位相がずれたクロック信号を再選択するように指示するものとする。
【００１４】
一方、本発明が講じた手段は、互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から複数個を選択的に出力するクロック選択回路として、前記複数のクロック信号を位相順にＭ個（Ｍは２以上の整数）ずつ分けたＮ個（Ｎは２以上の整数）の信号群にそれぞれ対応して設けられ、当該対応する信号群に属するＭ個のクロック信号が位相順に並んで与えられ、共通の制御信号に従って、これら与えられたＭ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のクロック選択部を備えたものとする。
【００１５】
これによると、多出力のクロック選択回路における入力部分の配線構造を簡略化することができ、当該クロック選択回路の信号遅延を低減することができる。
【００１６】
好ましくは、上記のクロック選択回路は、前記Ｎ個のクロック選択部から出力されたＮ個のクロック信号を受け、これらＮ個のクロック信号を位相順に並べて出力するクロック整列部を備えているものとする。
【発明の効果】
【００１７】
以上説明したように本発明によると、入力クロック信号の個数が増えても、また、クロック信号の周波数が高くなっても、クロック選択回路の出力切り替えに起因するグリッチを排除することできる。また、多出力のクロック選択回路について入力部分の配線構造が簡略化して信号遅延を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係るクロック選択回路の構成を示す。本クロック選択回路は、互いに位相がずれた４５個のクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、これらの中から５個をクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として選択的に出力する。具体的には、本クロック選択回路は、２個のクロック選択部１１ａ及び１１ｂ、クロック切替部１２及び制御部１３を備えている。
【００２０】
クロック選択部１１ａは、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、位相選択信号ＰＨａに従って、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５の中から５個をクロック信号ＣＫａ１〜ＣＫａ５として選択的に出力する。同様に、クロック選択部１１ｂは、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、位相選択信号ＰＨｂに従って、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５の中から５個をクロック信号ＣＫｂ１〜ＣＫｂ５として選択的に出力する。これらクロック選択部１１ａ及び１１ｂは、例えば、上述した従来技術に係るものであってもよいし後述の実施形態２に係るクロック選択回路であってもよい。
【００２１】
クロック切替部１２は、クロック信号ＣＫａ１〜ＣＫａ５及びクロック信号ＣＫｂ１〜ＣＫｂ５を受け、切替制御信号ＣＨに従って、これらのいずれか一方の信号群をクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として選択的に出力する。具体的には、クロック切替部１２は、クロック信号ＣＫａｋ（ｋは１から５までの各整数。）とクロック信号ＣＫｂｋとを受け、クロック信号ＣＫｏｕｔｋを出力する５個の２：１セレクタ（不図示）で構成することができる。
【００２２】
制御部１３は、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５のいずれかに同期して、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相を進める要求を表す信号ＵＰ及び当該位相を遅らせる要求を表す信号ＤＮの受信回数に基づいて、位相選択信号ＰＨａ及びＰＨｂを出力してクロック選択部１１ａ及び１１ｂをそれぞれ制御する。また、制御部１３は、切替制御信号ＣＨを出力してクロック切替部１２を制御する。特に、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対してクロック信号の再選択を指示し、当該指示をした後にクロック切替部１２に対して出力の切り替えを指示する。制御部１３による制御方法として信号ＵＰ及びＤＮのそれぞれの連続受信回数に基づいたものと平均受信回数に基づいたものとが挙げられる。これら制御方法の詳細については後述する。
【００２３】
次に、本クロック選択回路の動作について図２のタイミングチャートを参照しながら説明する。なお、便宜のためクロック信号ＣＫｏｕｔ１の切り替えについて説明する。いま、クロック選択部１１ａ及び１１ｂはいずれもクロック信号ＣＫ１を選択しており、クロック切替部１２はクロック信号ＣＫａ１を選択しているとする。また、クロック切替部１２は、切替制御信号ＣＨがローレベルのとき、クロック信号ＣＫａ１を選択し、切替制御信号ＣＨがハイレベルのとき、クロック信号ＣＫｂ１を選択するものとする。時刻Ｔ１でのクロック信号ＣＫ１の立ち上がりはそれよりも時間ΔＴ１だけ遅延して時刻Ｔ２にクロック信号ＣＫａ１及びＣＫｂ１に現れる。すなわち、クロック選択部１１ａ及び１１ｂにおける信号遅延量は時間ΔＴ１である。さらに、時刻Ｔ２でのクロック信号ＣＫａ１の立ち上がりはそれよりも時間ΔＴ２（ΔＴ２＜＜ΔＴ１）だけ遅延して時刻Ｔ３にクロック信号ＣＫｏｕｔ１に現れる。すなわち、クロック切替部１２における信号遅延量は時間ΔＴ２である。
【００２４】
ここで、クロック信号ＣＫｏｕｔ１が立ち上がった時刻Ｔ３でクロック選択部１１ｂに対して１段階遅れた位相のクロック信号を選択するように指示がされたとする。しかし、クロック選択部１１ｂの出力は時刻Ｔ３で瞬時に切り替わらずに、実際にはそれよりも時間ΔＴ３（ΔＴ３＜＜ΔＴ１）だけ遅延して時刻Ｔ４に切り替わる。そして、この遅延中にクロック信号ＣＫ１の信号レベルは変化してしまい、時刻Ｔ４ではクロック信号ＣＫ１及びＣＫ２の信号レベルが不一致の状態となっている。この信号レベルの不一致により、クロック信号ＣＫｂ１にグリッチが誘発される。しかし、クロック切替部１２はまだクロック信号ＣＫａ１の出力を維持しているため、クロック信号ＣＫｏｕｔ１にクロック信号ＣＫｂ１に発生したグリッチが現れることはない。
【００２５】
その後、時刻Ｔ５でのクロック信号ＣＫａ１の立ち上がりはそれよりも時間ΔＴ２だけ遅延して時刻Ｔ６にクロック信号ＣＫｏｕｔ１に現れる。そして、クロック信号ＣＫｏｕｔ１が立ち上がった時刻Ｔ６、すなわち、クロック選択部１１ｂに対してクロック信号の再選択が指示されてから１周期遅れたタイミングで、クロック切替部１２に対して出力の切り替えが指示される。しかし、クロック切替部１２の出力は時刻Ｔ６で瞬時に切り替わらずに、実際には、クロック信号ＣＫｏｕｔ１の立ち上がりが制御部１３に入力されてから制御部１３が切替制御信号ＣＨをハイレベルに変化させるまでに要する時間ΔＴ４（ΔＴ４＜＜ΔＴ１）だけ遅延して時刻Ｔ７に切り替わる。時刻Ｔ７ではクロック信号ＣＫａ１及びＣＫｂ１の信号レベルは一致しているため、クロック信号ＣＫｏｕｔ１にグリッチは発生しない。ここで、時間ΔＴ４は、時間ΔＴ１よりも十分に小さく、また、本クロック選択回路に入力されるクロック信号の個数にかかわらず一定である。したがって、本クロック選択回路に入力されるクロック信号の個数が増えてクロック選択部１１ａ及び１１ｂの信号遅延が増大したとしても、本クロック選択回路はグリッチを誘発しないスムーズな出力切り替えを行うことができる。
【００２６】
クロック切替部１２に入力されたクロック信号ＣＫａｋ及びＣＫｂｋの位相差が、クロック信号ＣＫｏｕｔｋが制御部１３に入力されてから切替制御信号ＣＨの信号レベルが変化するまでに要する時間よりも十分に大きい場合にも、やはり、実際の出力の切り替わり時におけるクロック信号ＣＫａｋ及びＣＫｂｋの信号レベルが不一致となり、クロック信号ＣＫｏｕｔｋにグリッチが発生する。図２のタイミングチャートで説明すると、時刻Ｔ６と時刻Ｔ７との間にあるクロック信号ＣＫｂ１の立ち上がりが時刻Ｔ７よりも後に発生したならば、時刻Ｔ７におけるクロック信号ＣＫａ１及びＣＫｂ１の信号レベルは不一致となり、クロック信号ＣＫｏｕｔ１にグリッチが発生してしまう。
【００２７】
上記の問題を解消するにはクロック切替部１２を次のように構成すればよい。図３は、クロック切替部１２の構成例を示す。クロック切替部１２は、クロック信号ＣＫａｋとクロック信号ＣＫｂｋとを受け、クロック信号ＣＫｏｕｔｋを出力する５個の２：１セレクタ１２１、１２２、１２３、１２４及び１２５、及びこれらセレクタ１２１〜１２５を制御する制御回路１２６を備えている。制御回路１２６は、３個のフリップフロップ１２６１、１２６２及び１２６３で構成される。フリップフロップ１２６１はクロック信号ＣＫｏｕｔ１に同期して切替制御信号ＣＨをラッチして信号ＣＨ１を出力する。フリップフロップ１２６２及び１２６３は、それぞれ、クロック信号ＣＫｏｕｔ４及びＣＫｏｕｔ５に同期して信号ＣＨ１をラッチして信号ＣＨ４及びＣＨ５を出力する。セレクタ１２１は信号ＣＨ４で、セレクタ１２２は信号ＣＨ５で、セレクタ１２３は信号ＣＨ１で、セレクタ１２４は信号ＣＨ５で、そして、セレクタ１２５は信号ＣＨ１で、それぞれ制御される。
【００２８】
このように、セレクタ１２１〜１２５のそれぞれについて、自己の出力クロック信号よりも遅れて立ち上がる他のセレクタの出力クロック信号に同期して出力を切り替えるようにすることで、実際の出力の切り替わり時においてセレクタに入力された二つのクロック信号の信号レベルが一致するため、出力切り替えに伴うグリッチを排除することができる。
【００２９】
次に、制御部１３による信号ＵＰ及びＤＮのそれぞれの連続受信回数に基づいた制御方法及び平均受信回数に基づいた制御方法について順に説明する。
【００３０】
≪連続受信回数に基づく制御例１≫
信号ＵＰ及びＤＮの連続受信回数に基づく制御部１３の制御方法について図４に示した状態遷移図を参照しながら説明する。なお、図中の“Ｕ”及び“Ｄ”はそれぞれ信号ＵＰ及び信号ＤＮを受信したことを表す。
【００３１】
制御部１３は状態Ｓ０から開始して信号ＤＮを受信するたびに状態Ｓ１、状態Ｓ２及び状態Ｓ３の順に遷移する。この間、信号ＵＰを受信すると状態Ｓ０に戻る。すなわち、状態Ｓ０から信号ＤＮを連続３回受信すると状態Ｓ３に遷移する。この連続受信回数は３回に限定されず任意である。状態Ｓ３に遷移したとき、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して１段階遅れた位相のクロック信号を選択するように指示をする。具体的には、クロック信号ＣＫａ１〜ＣＫａ５がクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として出力されている場合、制御部１３は、位相選択信号ＰＨｂを変化させて、クロック選択部１１ｂに対して１段階遅れた位相のクロック信号を選択するように指示をする。一方、クロック信号ＣＫｂ１〜ＣＫｂ５がクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として出力されている場合、制御部１３は、位相選択信号ＰＨａを変化させて、クロック選択部１１ａに対して１段階遅れた位相のクロック信号を選択するように指示をする。
【００３２】
状態Ｓ３において信号ＵＰを受信すると状態Ｓ０に戻る。一方、状態Ｓ３において信号ＤＮを受信すると状態Ｓ４に遷移する。すなわち、状態Ｓ０から信号ＤＮを連続４回受信すると制御部１３は状態Ｓ４に遷移する。この連続受信回数は４回に限定されず任意である。その後、制御部１３は、切替制御信号ＣＨを変化させてクロック切替部１２に対して出力の切り替えを指示してから状態Ｓ０に戻る。この結果、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相は１段階遅れる。
【００３３】
上記と同様に、制御部１３は状態Ｓ０から開始して信号ＵＰを受信するたびに状態Ｓ５、状態Ｓ６及び状態Ｓ７の順に遷移する。すなわち、状態Ｓ０から信号ＵＰを連続３回受信すると状態Ｓ７に遷移する。このとき、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して１段階進んだ位相のクロック信号を選択するように指示をする。そして、状態Ｓ７において信号ＵＰをさらに受信すると状態Ｓ８に遷移する。すなわち、状態Ｓ０から信号ＵＰを連続４回受信すると制御部１３は状態Ｓ８に遷移する。その後、制御部１３は、切替制御信号ＣＨを変化させてクロック切替部１２に対して出力の切り替えを指示してから状態Ｓ０に戻る。この結果、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相は１段階進む。
【００３４】
制御部１３は、所定のプログラムに従って上記の動作をするＣＰＵとして実現可能であるほか専用のハードウェアで構成することも可能である。図５は、連続受信回数に基づく制御に係る制御部１３のハードウェア構成を示す。制御部１３は、カウンタ１３１ｕ及び１３１ｄ、クロック選択部１１ａ及び１１ｂを制御する選択制御部１３２及びクロック切替部１２を制御する切替制御部１３３を備えている。
【００３５】
カウンタ１３１ｕ及び１３１ｄは、それぞれ、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５のいずれかであるクロック信号ＣＫに同期して、信号ＵＰ及び信号ＤＮのそれぞれの連続受信回数をカウントする。選択制御部１３２は、カウンタ１３１ｕ及び１３１ｄのカウント値及び切替制御信号ＣＨに基づいて位相選択信号ＰＨａ及びＰＨｂをそれぞれ設定する。ここで、切替制御信号ＣＨを参照することによりクロック切替部１２によってクロック選択部１１ａ及び１１ｂのいずれが選択されているかを判別可能である。具体的には、選択制御部１３２は、信号ＵＰ及び信号ＤＮのいずれか一方を連続３回以上受信できなかったとき、信号ＲＳＴ１を出力してカウンタ１３１ｕ及び１３１ｄをリセットする。一方、選択制御部１３２は、信号ＵＰを連続３回受信したときには信号ＥＮｕを、信号ＤＮを連続３回受信したときには信号ＥＮｄを、それぞれ活性化する。
【００３６】
切替制御部１３３は、カウンタ１３１ｕ及び１３１ｄのカウント値に基づいて切替制御信号ＣＨを設定する。具体的には、切替制御部１３３は、信号ＵＰ又は信号ＤＮを連続４回受信したとき、切替制御信号ＣＨを変化させ、その後、信号ＲＳＴ２を出力してカウンタ１３１ｕ及び１３１ｄをリセットする。
【００３７】
≪連続受信回数に基づく制御例２≫
制御部１３は、信号ＵＰ及びＤＮの受信回数をそれぞれカウントしておき、図４に示した状態遷移図中の状態Ｓ３又は状態Ｓ７に遷移したときに信号ＵＰ及びＤＮの各受信回数が所定回数を超えていれば、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して逆位相のクロック信号を選択するように指示をするものであってもよい。図６は、クロック選択部１１ａ及び１１ｂに対して逆位相のクロック信号の選択を指示する機能を有する制御部１３の構成を示す。制御部１３は、図５に示した構成にさらに信号ＵＰの受信回数をカウントするカウンタ１３４ｕ及び信号ＤＮの受信回数をカウントするカウンタ１３４ｄを追加した構成をしている。これらカウンタ１３４ｕ及び１３４ｄは信号ＲＳＴ２によってリセットされる。選択制御部１３２は、位相選択信号ＰＨａ又はＰＨｂの設定を変更すべきときにカウンタ１３４ｕ及び１３４ｄのカウント値を参照し、これらのカウント値がいずれも所定値を超えていれば、その位相選択信号ＰＨａ又はＰＨｂを反転する。これにより、クロック選択部１１ａ又は１１ｂからはそれまでとは逆位相のクロック信号が出力される。
【００３８】
本クロック選択回路がクロックデータリカバリ回路で使用される場合、クロック信号のエッジ調整はデータ信号の遷移点付近から開始されるが、この遷移点の揺れのせいでシステム起動時からしばらくの間はクロック選択回路には信号ＵＰ及びＤＮが交互に入力される。そして、信号ＵＰ及びＤＮのいずれかの一方が所定回数連続して入力されることにより、クロック選択回路から出力されるクロック信号のエッジは最適ポイント、すなわち、二つのデータ遷移点の中間点に収束する。このような場合、クロック信号の位相を１段階ずつ進める又は遅らせるのではなく一気に逆位相にすることで、クロック選択回路から出力されるクロック信号をより早く最適位相に設定することができる。
【００３９】
≪平均受信回数に基づく制御例１≫
次に、信号ＵＰ及びＤＮの平均受信回数に基づく制御部１３の制御方法について図７に示した状態遷移図を参照しながら説明する。なお、図中の“ＣＫ”はクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５のいずれかであるクロック信号ＣＫの立ち上がりが発生したことを表す。
【００４０】
制御部１３は状態Ｓ０から開始して、信号ＵＰを受信するたびにその受信回数をインクリメントし、信号ＤＮを受信するたびにその受信回数をインクリメントする。状態Ｓ０から所定時間Ｔが経過すると状態Ｓ１に遷移し、制御部１３は信号ＵＰ及びＤＮのそれぞれの受信回数の差分値を算出する。そして、状態Ｓ１においてクロック信号ＣＫの立ち上がりが発生すると状態Ｓ２に遷移し、制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して１段階遅れた又は進んだ位相のクロック信号を選択するように指示をする。具体的には、制御部１３は、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値に基づいて、信号ＵＰの受信回数の方が多いと判断した場合には当該非選択のクロック選択部に対して１段階進んだ位相のクロック信号を選択するように指示をする。一方、信号ＤＮの受信回数の方が多いと判断した場合には当該非選択のクロック選択部に対して１段階遅れた位相のクロック信号を選択するように指示をする。
【００４１】
状態Ｓ２においてクロック信号ＣＫの立ち上がりが発生すると状態Ｓ３に遷移する。クロック信号ＣＫの立ち上がりが２回以上発生してから状態Ｓ３に遷移してもよい。その後、制御部１３は、切替制御信号ＣＨを変化させてクロック切替部１２に対して出力の切り替えを指示してから状態Ｓ０に戻る。この結果、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５の位相は１段階遅れるか又は進む。
【００４２】
なお、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値の絶対値が所定値よりも大きい場合に非選択のクロック選択部に対してクロック信号の再選択を指示するような条件を加えてもよい。これにより、信号ＵＰ及びＤＮのそれぞれの受信回数の差がある程度開いたときにのみ本クロック選択回路の出力を切り替えるといった制御が可能となる。
【００４３】
制御部１３は、所定のプログラムに従って上記の動作をするＣＰＵとして実現可能であるほか専用のハードウェアで構成することも可能である。図８は、平均受信回数に基づく制御に係る制御部１３のハードウェア構成を示す。制御部１３は、カウンタ１３１、クロック選択部１１ａ及び１１ｂを制御する選択制御部１３２及びクロック切替部１２を制御する切替制御部１３３を備えている。
【００４４】
カウンタ１３１は、クロック信号ＣＫに同期して、信号ＵＰ及びＤＮを受信することでそれぞれカウントアップ動作及びカウントダウン動作をするアップダウンカウンタで構成され、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値を表す信号ＤＩＦを出力する。選択制御部１３２は、信号ＤＩＦ及び切替制御信号ＣＨに基づいて位相選択信号ＰＨａ及びＰＨｂをそれぞれ設定する。具体的には、選択制御部１３２は、カウンタ１３１の動作開始から所定期間経過後の信号ＤＩＦが表す値がゼロ又は所定範囲内であればリセット信号ＲＳＴ１を出力してカウンタ１３１をリセットする。一方、信号ＤＩＦが表す値が所定範囲外であれば位相選択信号ＰＨａ及びＰＨｂのいずれか一方を変化させるとともに、信号ＥＮを活性化する。切替制御部１３３は、信号ＥＮが活性化されているとき、クロック信号ＣＫに同期して切替制御信号ＣＨを変化させ、その後、信号ＲＳＴ２を出力してカウンタ１３１ｕ及び１３１ｄをリセットする。
【００４５】
≪平均受信回数に基づく制御例２≫
制御部１３は、クロック選択部１１ａ及び１１ｂのうちクロック切替部１２によって選択されていない方に対して、信号ＵＰ及びＤＮのそれぞれの受信回数の差分値に応じた量だけ位相がずれたクロック信号を再選択するように指示をするものであってもよい。具体的には、図８に示した構成において、制御部１３は、位相選択信号ＰＨａ及びＰＨｂのいずれか一方を、信号ＤＩＦによって表される差分値に対して適応的に変化させる。これにより、上述したように本クロック選択回路がクロックデータリカバリ回路で使用される場合において、本クロック選択回路から出力されるクロック信号をより早く最適位相に設定することができる。
【００４６】
（第２の実施形態）
図９は、第２の実施形態に係るクロック選択回路の構成を示す。本クロック選択回路は、互いに位相がずれた４５個のクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５を受け、位相選択信号ＰＨに従って、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４５の中から５個をクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５として選択的に出力する。具体的には、本クロック選択回路は、９個のクロック信号が与えられ、これらクロック信号の中からいずれか一つを選択的に出力する５個の９：１セレクタ２１、２２、２３、２４及び２５、及びこれらセレクタ２１〜２５から出力されたクロック信号を位相順に並べて出力するクロック整列部３０を備えている。なお、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５は互いに電気角８°ずつ位相がずれて位相順に並んでいるものとする。これは、本クロック選択回路がクロックデータリカバリ回路で使用されることを想定したためであり、本発明を限定するものではない。
【００４７】
セレクタ２１は、クロック信号ＣＫｉｎ１〜ＣＫｉｎ９を受け、クロック信号ＣＫ１を出力する。セレクタ２２は、クロック信号ＣＫｉｎ１０〜ＣＫｉｎ１８を受け、クロック信号ＣＫ２を出力する。セレクタ２３は、クロック信号ＣＫｉｎ１９〜ＣＫｉｎ２７を受け、クロック信号ＣＫ３を出力する。セレクタ２４は、クロック信号ＣＫｉｎ２８〜ＣＫｉｎ３６を受け、クロック信号ＣＫ４を出力する。そして、セレクタ２５は、クロック信号ＣＫｉｎ３７〜ＣＫｉｎ４５を受け、クロック信号ＣＫ５を出力する。すなわち、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４５は位相順に９個ずつセレクタ２１〜２５に入力される。そして、これらセレクタ２１〜２５は共通の位相選択信号ＰＨに従ってクロック信号の選択を行う。したがって、セレクタ２１〜２５からは互いに電気角７２°ずつ位相がずれて位相順に並んだクロック信号ＣＫ１〜ＣＫ５が出力される。
【００４８】
図１０は、セレクタ２１の構成例を示す。セレクタ２１は、クロック信号ＣＫｉｎ１〜ＣＫｉｎ９のそれぞれと９ビットの位相選択信号ＰＨの各ビットとが入力される９個のＡＮＤゲート２１１と、ＰＭＯＳトランジスタを負荷とするダイナミック型セレクタ２１２とから構成される。９個のＡＮＤゲート２１１のうち入力されている位相選択信号ＰＨがハイレベルとなったものが、入力されたクロック信号を通過させる。セレクタ２１２は、９個のＡＮＤゲート２１１のいずれか一つから与えられたクロック信号を受け、クロック信号ＣＫ１を出力する。この構成によると、クロック信号ＣＫｉｎ１〜ＣＫｉｎ９のうち位相選択信号ＰＨによって選択されていないものはＡＮＤゲート２１１において遮断されるため、不要なクロック信号がセレクタ２１２に入力されることがない。
【００４９】
上記の構成では、セレクタ２１に入力されるクロック信号の個数が増えるにつれダイナミック型セレクタ２１２の出力部分に付加される寄生容量が増大し、信号遅延が増加してしまう。この問題を回避するにはセレクタ２１を多段構成にするとよい。図１１は、セレクタ２１の別の構成例を示す。セレクタ２１は、３個のクロック信号が与えられ、これらクロック信号の中からいずれか一つを選択的に出力する４個の３：１セレクタ２１３ａ、２１３ｂ、２１３ｃ及び２１３ｄで構成される。セレクタ２１３ａは、クロック信号ＣＫｉｎ１〜ＣＫｉｎ３のそれぞれと３ビットの位相選択信号ＰＨの各ビットとが入力される３個のＡＮＤゲート２１１と、ＰＭＯＳトランジスタを負荷とするダイナミック型セレクタ２１４とから構成される。セレクタ２１３ｂ、２１３ｃ及び２１３ｄについてもこれと同様の構成である。特に、セレクタ２１３ｄは、セレクタ２１３ａ〜２１３ｃから出力された３個のクロック信号を受け、これらクロック信号の中からいずれか一つを選択してクロック信号ＣＫ１として出力する。この構成の場合、６ビットの位相選択信号ＰＨによってセレクタ２１を制御することができる。
【００５０】
図９に戻り、クロック整列部３０は、５個のクロック信号が与えられ、これらクロック信号の中からいずれか一つを選択的に出力する５個の５：１セレクタ３１、３２、３３、３４及び３５を備えている。セレクタ３１は、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４及びＣＫ５の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ１を出力する。セレクタ３２は、クロック信号ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５及びＣＫ１の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ２を出力する。セレクタ３３は、クロック信号ＣＫ３、ＣＫ４、ＣＫ５、ＣＫ１及びＣＫ２の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ３を出力する。セレクタ３４は、クロック信号ＣＫ４、ＣＫ５、ＣＫ１、ＣＫ２及びＣＫ３の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ４を出力する。そして、セレクタ３５は、クロック信号ＣＫ５、ＣＫ１、ＣＫ２、ＣＫ３及びＣＫ４の並びでこれらクロック信号を受け、クロック信号ＣＫｏｕｔ５を出力する。すなわち、クロック信号ＣＫ１〜ＣＫ５はそれぞれを第１番目とする５通りの位相順並びでセレクタ３１〜３５に入力される。そして、これらセレクタ３１〜３５は共通の位相選択信号ＰＨに従ってクロック信号の選択を行う。したがって、クロック整列部３０からは、クロック信号ＣＫ１〜ＣＫ５のいずれか一つをクロック信号ＣＫｏｕｔ１とする５通りの位相順並びのクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ５が出力される。
【００５１】
以上、本実施形態によると、多出力のクロック選択回路について、入力される複数のクロック信号が各信号群に分けて処理されるため、入力部分の配線構造を簡略化することができる。これにより、入力されるクロック信号の個数が多数であってもクロック選択回路における信号遅延を比較的小さくすることができる。
【００５２】
なお、第１及び第２の実施形態に係るクロック選択回路について、入出力されるクロック信号の個数は上記に限定されるものではない。例えば、第１の実施形態に係るクロック選択回路から出力されるクロック信号は１個であってもよい。
【００５３】
（第３の実施形態）
図１２は、第３の実施形態に係るクロックデータリカバリ回路の構成を示す。本クロックデータリカバリ回路は、基準クロック信号ＣＫ０及びデータ信号ＤＡＴＡ０を受け、データラッチ用にリカバリしたクロック信号ＣＫ及びこのクロック信号ＣＫでラッチしたデータ信号ＤＡＴＡを出力する。具体的には、本クロックデータリカバリ回路は、多相クロック生成部１０１、クロック選択回路１０２及び位相比較器１０３を備えている。
【００５４】
多相クロック生成部１０１は、基準クロック信号ＣＫ０を受け、これから、互いに電気角９°ずつ位相がずれて位相順に並んだ４０個のクロック信号ＣＫｉｎ１〜ＣＫｉｎ４０を生成する。多相クロック生成部１０１はＰＬＬ（Phase Locked Loop）などで構成可能である。
【００５５】
クロック選択回路１０２は、クロック信号ＣＫｉｎ１〜ＣＫｉｎ４０を受け、これらクロック信号ＣＫｉｎ１〜ＣＫｉｎ４０の中から、互いに電気角９０°ずつ位相がずれて位相順に並んだ４個のクロック信号を選択してクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ４として出力する。また、クロック選択回路１０２は、位相比較器１０３から出力される信号ＵＰ及びＤＮに従ってクロック信号の選択を行う。信号ＵＰ及びＤＮは上述したとおりである。クロック選択回路１０２は第１及び第２の実施形態のいずれかに係るクロック生成回路で構成可能である。
【００５６】
位相比較器１０３は、クロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ４のいずれかとデータ信号ＤＡＴＡ０のデータ遷移点との位相を比較し、これらクロック信号ＣＫｏｕｔ１〜ＣＫｏｕｔ４のうちデータ信号ＤＡＴＡ０のラッチに使用されるいずれか一つをクロック信号ＣＫとして出力するとともに、クロック信号ＣＫでラッチしたデータ信号ＤＡＴＡを出力する。また、位相比較器１０３は位相比較の結果として信号ＵＰ及びＤＮを出力する。
【００５７】
次に、位相比較器１０３の動作について図１３のタイミングチャートを参照しながら説明する。ここで、位相比較器１０３は、クロック信号ＣＫｏｕｔ１を使用せず、また、クロック信号ＣＫｏｕｔ３をクロック信号ＣＫとして出力するものとする。位相比較器１０３は、クロック信号ＣＫｏｕｔ２の立ち上がりからクロック信号ＣＫｏｕｔ３の立ち上がりまでの電気角９０°に相当する期間においてデータ信号ＤＡＴＡ０の遷移を検出したとき、信号ＤＮを出力する。一方、位相比較器１０３は、クロック信号ＣＫｏｕｔ３の立ち上がりからクロック信号ＣＫｏｕｔ４の立ち上がりまでの電気角９０°に相当する期間においてデータ信号ＤＡＴＡ０の遷移を検出したとき、信号ＵＰを出力する。これにより、クロック信号ＣＫは、その立ち上がりがデータ信号ＤＡＴＡ０の遷移点から遠ざかるように、すなわち、データ信号ＤＡＴＡ０の信号レベルの安定点で立ち上がるように位相調整される。
【００５８】
以上、本実施形態によると、クロック選択回路からグリッチのないクロック信号が供給されるため、正確なクロックリカバリ及びデータリカバリが可能となる。
【産業上の利用可能性】
【００５９】
本発明に係るクロック選択回路は、出力切り替えに起因してグリッチを誘発することがないため、特に高速データ通信を行うシステムにおけるクロックデータリカバリ回路などに有用である。
【図面の簡単な説明】
【００６０】
【図１】第１の実施形態に係るクロック選択回路の構成図である。
【図２】図１に示したクロック選択回路のタイミングチャートである。
【図３】クロック切替部の構成図である。
【図４】連続受信回数に基づく制御に係る制御部の状態遷移図である。
【図５】連続受信回数に基づく制御に係る制御部の構成図である。
【図６】位相反転指示機能を有する制御部の構成図である。
【図７】平均受信回数に基づく制御に係る制御部の状態遷移図である。
【図８】平均受信回数に基づく制御に係る制御部の構成図である。
【図９】第２の実施形態に係るクロック選択回路の構成図である。
【図１０】図９に示した９：１セレクタの一構成図である。
【図１１】図９に示した９：１セレクタの別構成図である。
【図１２】第３の実施形態に係るクロックデータリカバリ回路の構成図である。
【図１３】図１２に示した位相比較器のタイミングチャートである。
【図１４】クロック選択回路の出力にグリッチが発生することを説明するためのタイミングチャートである。
【符号の説明】
【００６１】
１１ａ クロック選択部（第１のクロック選択部）
１１ｂ クロック選択部（第２のクロック選択部）
１２ クロック切替部
１３ 制御部
１３１ カウンタ
１３１ｕ カウンタ（第１のカウンタ）
１３１ｄ カウンタ（第２のカウンタ）
１３２ 選択制御部
１３３ 切替制御部
１３４ｕ カウンタ（第３のカウンタ）
１３４ｄ カウンタ（第４のカウンタ）
２１〜２５、３１〜３５ セレクタ
３０ クロック整列部
１０１ 多相クロック生成部
１０２ クロック選択回路
１０３ 位相比較器
【特許請求の範囲】
【請求項１】
互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力するクロック選択回路であって、
前記複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する第１及び第２のクロック選択部と、
前記第１及び第２のクロック選択部のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部と、
前記第１及び第２のクロック選択部及び前記クロック切替部を制御する制御部とを備え、
前記制御部は、前記第１及び第２のクロック選択部のうち前記クロック切替部によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、前記クロック切替部に対して出力の切り替えを指示する
ことを特徴とするクロック選択回路。
【請求項２】
請求項１に記載のクロック選択回路において、
前記クロック選択部にはＭ×Ｎ個（ただし、Ｍ及びＮは２以上の整数。）のクロック信号が入力され、
前記第１及び第２のクロック選択部は、いずれも、前記Ｍ×Ｎ個のクロック信号を位相順にＭ個ずつ分けたＮ個の信号群にそれぞれ対応して設けられ、当該対応する信号群に属するＭ個のクロック信号が位相順に並んで与えられ、共通の制御信号に従って、これら与えられたＭ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを有する
ことを特徴とするクロック選択回路。
【請求項３】
請求項２に記載のクロック選択回路において、
前記第１及び第２のクロック選択部は、いずれも、前記Ｎ個のセレクタから出力されたＮ個のクロック信号を受け、これらＮ個のクロック信号を位相順に並べて出力するクロック整列部を有する
ことを特徴とするクロック選択回路。
【請求項４】
請求項２に記載のクロック選択回路において、
前記クロック整列部は、
前記Ｎ個のクロック信号のそれぞれを第１番目とするＮ通りの前記Ｎ個のクロック信号の位相順並びにそれぞれ対応して設けられ、前記Ｎ個のクロック信号が当該対応する位相順並びで与えられ、共通の制御信号に従って、これら与えられたＮ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを有する
ことを特徴とするクロック選択回路。
【請求項５】
請求項１に記載のクロック選択回路において、
前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のうち同じ要求信号を所定回数連続して受信したとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示し、さらに続けて同じ要求信号を少なくとも１回受信したとき、前記クロック切替部に対して出力の切り替えを指示する
ことを特徴とするクロック選択回路。
【請求項６】
請求項５に記載のクロック選択回路において、
前記制御部は、前記第１及び第２の要求信号のうち同じ要求信号を前記所定回数連続して受信したときの前記第１及び第２の要求信号のそれぞれの受信回数がいずれも所定値よりも大きいとき、前記クロック切替部によって選択されていないクロック選択部に対して逆位相のクロック信号の選択を指示する
ことを特徴とするクロック選択回路。
【請求項７】
請求項５に記載のクロック選択回路において、
前記制御部は、
前記第１及び第２の要求信号の連続受信回数をそれぞれカウントする第１及び第２のカウンタと、
前記第１及び第２のカウンタのいずれか一方のカウント値が第１の規定値に達したとき、前記クロック切替部によって選択されていないクロック選択部に対して、当該連続受信した要求信号に応じたクロック信号の再選択を指示する選択制御部と、
前記第１及び第２のカウンタのいずれか一方のカウント値が第２の規定値に達したとき、前記クロック切替部に対して出力の切り替えを指示する切替制御部とを有する
ことを特徴とするクロック選択回路。
【請求項８】
請求項７に記載のクロック選択回路において、
前記制御部は、前記第１及び第２の要求信号の受信回数をそれぞれカウントする第３及び第４のカウンタを有し、
前記選択制御部は、前記第１及び第２のカウンタのいずれか一方のカウント値が前記第１の規定値に達したときの前記第３及び第４のカウンタのそれぞれのカウント値がいずれも所定値よりも大きいとき、前記クロック切替部によって選択されていないクロック選択部に対して逆位相のクロック信号の選択を指示する
ことを特徴とするクロック選択回路。
【請求項９】
請求項１に記載のクロック選択回路において、
前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のそれぞれについて所定期間における受信回数の差分値が所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示する
ことを特徴とするクロック選択回路。
【請求項１０】
請求項９に記載のクロック選択回路において、
前記制御部は、前記クロック切替部によって選択されていないクロック選択部に対して、前記差分値に応じた量だけ位相がずれたクロック信号を再選択するように指示する
ことを特徴とするクロック選択回路。
【請求項１１】
請求項９に記載のクロック選択回路において、
前記制御部は、
前記所定期間において、前記第１の要求信号を受けたとき、カウントアップ及びカウントダウンのいずれか一方の動作を行う一方、前記第２の要求信号を受けたとき、他方の動作を行うカウンタと、
前記所定期間の経過後の前記カウンタのカウント値が前記所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対して、前記第１及び第２の要求信号のうち前記所定期間における受信回数が多い方に応じたクロック信号の再選択を指示する選択制御部と、
前記選択制御部によって前記クロック信号の再選択が指示されてから、前記クロック切替部に対して出力の切り替えを指示する切替制御部とを有する
ことを特徴とするクロック選択回路。
【請求項１２】
請求項１１に記載のクロック選択回路において、
前記選択制御部は、前記所定期間の経過後の前記カウンタのカウント値が前記所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対して、当該カウント値に応じた量だけ位相がずれたクロック信号を再選択するように指示する
ことを特徴とするクロック選択回路。
【請求項１３】
互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から複数個を選択的に出力するクロック選択回路であって、
前記複数のクロック信号を位相順にＭ個（Ｍは２以上の整数）ずつ分けたＮ個（Ｎは２以上の整数）の信号群にそれぞれ対応して設けられ、当該対応する信号群に属するＭ個のクロック信号が位相順に並んで与えられ、共通の制御信号に従って、これら与えられたＭ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを備えた
ことを特徴とするクロック選択回路。
【請求項１４】
請求項１３に記載のクロック選択回路において、
前記Ｎ個のセレクタから出力されたＮ個のクロック信号を受け、これらＮ個のクロック信号を位相順に並べて出力するクロック整列部を備えた
ことを特徴とするクロック選択回路。
【請求項１５】
請求項１４に記載のクロック選択回路において、
前記クロック整列部は、
前記Ｎ個のクロック信号のそれぞれを第１番目とするＮ通りの前記Ｎ個のクロック信号の位相順並びにそれぞれ対応して設けられ、前記Ｎ個のクロック信号が当該対応する位相順並びで与えられ、共通の制御信号に従って、これら与えられたＮ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを有する
ことを特徴とするクロック選択回路。
【請求項１６】
基準クロック信号及びデータ信号を受け、当該データ信号のデータラッチ用のクロック信号を生成するクロックデータリカバリ回路であって、
前記基準クロック信号から互いに位相のずれた複数のクロック信号を生成する多相クロック生成部と、
前記多相クロック生成部によって生成された複数のクロック信号が与えられる請求項１及び１３のいずれか一つに記載のクロック選択回路と、
前記クロック選択回路から出力されたクロック信号と前記データ信号との位相を比較する位相比較器とを備え、
前記クロック選択回路は、前記位相比較器による位相比較の結果に基づいてクロック信号の選択を行う
ことを特徴とするクロックデータリカバリ回路。
【請求項１】
互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力するクロック選択回路であって、
前記複数のクロック信号を受け、これらクロック信号の中から一つ以上を選択的に出力する第１及び第２のクロック選択部と、
前記第１及び第２のクロック選択部のいずれか一方を選択し、当該選択した方から出力されたクロック信号を出力するクロック切替部と、
前記第１及び第２のクロック選択部及び前記クロック切替部を制御する制御部とを備え、
前記制御部は、前記第１及び第２のクロック選択部のうち前記クロック切替部によって選択されていない方に対してクロック信号の再選択を指示し、当該指示後に、前記クロック切替部に対して出力の切り替えを指示する
ことを特徴とするクロック選択回路。
【請求項２】
請求項１に記載のクロック選択回路において、
前記クロック選択部にはＭ×Ｎ個（ただし、Ｍ及びＮは２以上の整数。）のクロック信号が入力され、
前記第１及び第２のクロック選択部は、いずれも、前記Ｍ×Ｎ個のクロック信号を位相順にＭ個ずつ分けたＮ個の信号群にそれぞれ対応して設けられ、当該対応する信号群に属するＭ個のクロック信号が位相順に並んで与えられ、共通の制御信号に従って、これら与えられたＭ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを有する
ことを特徴とするクロック選択回路。
【請求項３】
請求項２に記載のクロック選択回路において、
前記第１及び第２のクロック選択部は、いずれも、前記Ｎ個のセレクタから出力されたＮ個のクロック信号を受け、これらＮ個のクロック信号を位相順に並べて出力するクロック整列部を有する
ことを特徴とするクロック選択回路。
【請求項４】
請求項２に記載のクロック選択回路において、
前記クロック整列部は、
前記Ｎ個のクロック信号のそれぞれを第１番目とするＮ通りの前記Ｎ個のクロック信号の位相順並びにそれぞれ対応して設けられ、前記Ｎ個のクロック信号が当該対応する位相順並びで与えられ、共通の制御信号に従って、これら与えられたＮ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを有する
ことを特徴とするクロック選択回路。
【請求項５】
請求項１に記載のクロック選択回路において、
前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のうち同じ要求信号を所定回数連続して受信したとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示し、さらに続けて同じ要求信号を少なくとも１回受信したとき、前記クロック切替部に対して出力の切り替えを指示する
ことを特徴とするクロック選択回路。
【請求項６】
請求項５に記載のクロック選択回路において、
前記制御部は、前記第１及び第２の要求信号のうち同じ要求信号を前記所定回数連続して受信したときの前記第１及び第２の要求信号のそれぞれの受信回数がいずれも所定値よりも大きいとき、前記クロック切替部によって選択されていないクロック選択部に対して逆位相のクロック信号の選択を指示する
ことを特徴とするクロック選択回路。
【請求項７】
請求項５に記載のクロック選択回路において、
前記制御部は、
前記第１及び第２の要求信号の連続受信回数をそれぞれカウントする第１及び第２のカウンタと、
前記第１及び第２のカウンタのいずれか一方のカウント値が第１の規定値に達したとき、前記クロック切替部によって選択されていないクロック選択部に対して、当該連続受信した要求信号に応じたクロック信号の再選択を指示する選択制御部と、
前記第１及び第２のカウンタのいずれか一方のカウント値が第２の規定値に達したとき、前記クロック切替部に対して出力の切り替えを指示する切替制御部とを有する
ことを特徴とするクロック選択回路。
【請求項８】
請求項７に記載のクロック選択回路において、
前記制御部は、前記第１及び第２の要求信号の受信回数をそれぞれカウントする第３及び第４のカウンタを有し、
前記選択制御部は、前記第１及び第２のカウンタのいずれか一方のカウント値が前記第１の規定値に達したときの前記第３及び第４のカウンタのそれぞれのカウント値がいずれも所定値よりも大きいとき、前記クロック切替部によって選択されていないクロック選択部に対して逆位相のクロック信号の選択を指示する
ことを特徴とするクロック選択回路。
【請求項９】
請求項１に記載のクロック選択回路において、
前記制御部は、当該クロック選択回路から出力されるクロック信号の位相を進める要求を示す第１の要求信号及び当該位相を遅らせる要求を示す第２の要求信号のそれぞれについて所定期間における受信回数の差分値が所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対してクロック信号の再選択を指示する
ことを特徴とするクロック選択回路。
【請求項１０】
請求項９に記載のクロック選択回路において、
前記制御部は、前記クロック切替部によって選択されていないクロック選択部に対して、前記差分値に応じた量だけ位相がずれたクロック信号を再選択するように指示する
ことを特徴とするクロック選択回路。
【請求項１１】
請求項９に記載のクロック選択回路において、
前記制御部は、
前記所定期間において、前記第１の要求信号を受けたとき、カウントアップ及びカウントダウンのいずれか一方の動作を行う一方、前記第２の要求信号を受けたとき、他方の動作を行うカウンタと、
前記所定期間の経過後の前記カウンタのカウント値が前記所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対して、前記第１及び第２の要求信号のうち前記所定期間における受信回数が多い方に応じたクロック信号の再選択を指示する選択制御部と、
前記選択制御部によって前記クロック信号の再選択が指示されてから、前記クロック切替部に対して出力の切り替えを指示する切替制御部とを有する
ことを特徴とするクロック選択回路。
【請求項１２】
請求項１１に記載のクロック選択回路において、
前記選択制御部は、前記所定期間の経過後の前記カウンタのカウント値が前記所定値を超えているとき、前記クロック切替部によって選択されていないクロック選択部に対して、当該カウント値に応じた量だけ位相がずれたクロック信号を再選択するように指示する
ことを特徴とするクロック選択回路。
【請求項１３】
互いに位相のずれた複数のクロック信号を受け、これらクロック信号の中から複数個を選択的に出力するクロック選択回路であって、
前記複数のクロック信号を位相順にＭ個（Ｍは２以上の整数）ずつ分けたＮ個（Ｎは２以上の整数）の信号群にそれぞれ対応して設けられ、当該対応する信号群に属するＭ個のクロック信号が位相順に並んで与えられ、共通の制御信号に従って、これら与えられたＭ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを備えた
ことを特徴とするクロック選択回路。
【請求項１４】
請求項１３に記載のクロック選択回路において、
前記Ｎ個のセレクタから出力されたＮ個のクロック信号を受け、これらＮ個のクロック信号を位相順に並べて出力するクロック整列部を備えた
ことを特徴とするクロック選択回路。
【請求項１５】
請求項１４に記載のクロック選択回路において、
前記クロック整列部は、
前記Ｎ個のクロック信号のそれぞれを第１番目とするＮ通りの前記Ｎ個のクロック信号の位相順並びにそれぞれ対応して設けられ、前記Ｎ個のクロック信号が当該対応する位相順並びで与えられ、共通の制御信号に従って、これら与えられたＮ個のクロック信号の中からいずれか一つを選択的に出力するＮ個のセレクタを有する
ことを特徴とするクロック選択回路。
【請求項１６】
基準クロック信号及びデータ信号を受け、当該データ信号のデータラッチ用のクロック信号を生成するクロックデータリカバリ回路であって、
前記基準クロック信号から互いに位相のずれた複数のクロック信号を生成する多相クロック生成部と、
前記多相クロック生成部によって生成された複数のクロック信号が与えられる請求項１及び１３のいずれか一つに記載のクロック選択回路と、
前記クロック選択回路から出力されたクロック信号と前記データ信号との位相を比較する位相比較器とを備え、
前記クロック選択回路は、前記位相比較器による位相比較の結果に基づいてクロック信号の選択を行う
ことを特徴とするクロックデータリカバリ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−６６９４０（Ｐ２００８−６６９４０Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００６−２４１２７６（Ｐ２００６−２４１２７６）
【出願日】平成１８年９月６日（２００６．９．６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１８年９月６日（２００６．９．６）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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