【課題】
多数の負荷が接続されているバス線からバス信号を受け取るバスレシーバ回路の対ノイズ特性を確保する。
【解決手段】信号変化検出部２０により、バス信号ｂの１／２周期毎に、当該１／２周期の前端以降の最初の変化が検出されると同時に、ホールド回路４０により、同バス信号ｂの電圧レベルに対応した論理レベルがホールドされ、同１／２周期の後端に達する直前に同ホールドの解除が行われる。このため、バス信号ｂの１／２周期毎に当該１／２周期の前端よりも後かつ後端よりも前の期間に同バス信号ｂに含まれているノイズ（すなわち、正規の変化タイミング以外で発生するノイズ）が除去され、フリップフロップ６０に正しいバス信号ｊが取り込まれる。 （もっと読む）

【課題】カスケード接続された複数のＩＣのクロック信号線にアナログフィルターを挿入することなく、静電気ノイズによる誤動作を防止構成できるようにする。
【解決手段】複数の外部信号入力手段P１１と外部信号入力手段P11と読み出し線との間にそれぞれ接続されたスイッチS11を有し、スイッチを導通させることにより外部信号入力手段P11より読み出し線に出力する外部入力部I１１と、外部クロック信号CLK０に同期して外部制御信号を順次シフト入力したシフトデータに応じてスイッチS11からS13が導通するように出力するシフトレジスタSE１と、シフトレジスタSE1から出力された外部制御信号O１を外部へ出力する出力回路SO1とを有する半導体装置IC１において分周回路D11で、外部クロック信号CLK０を分周して内部クロック信号CLK11を生成し内部クロック信号CLK１１に同期して外部制御信号を外部へ出力回路SO１を用いることでデータのズレを低減するようにした。 （もっと読む）

【課題】 簡単な構成で周波数変換ができるクロック生成回路を提供する。
【解決手段】 周波数１３．５ＭＨｚのクロックから周波数１２ＭＨｚのクロックを生成するクロック生成回路において、前記周波数１３．５ＭＨｚの９個のクロック内の１個のクロックをマスクして、９個の入力クロック当り８個のクロックを出力させる。 （もっと読む）

ｎ分周プロセスは、４／ｎスケールプロセス（１１０，２１０，３１０）及び後続する４分周プロセス（１２０，２２０，３２０）によって行われる。直交入力クロックは、クロック位相選択プロセスによって、４／ｎスケールプロセスを容易にする。終わりの４分周プロセスを組み込むことによって、直交出力信号は簡単に供給される。３分周直交分周器は、３つごとの直交クロック位相の選択によって４／ｎスケールプロセスを行い、４分周プロセスの直交出力は、この３つごとのクロック位相選択を行うために制御信号を供給する。
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【課題】 半導体集積回路の高性能化・多機能化により、１つのチップ内で複数の周波数のクロック信号を用いるため、設計過程におけるタイミング調整が困難になっている。
【解決手段】 クロック信号に複数レベルの振幅を持たせ、閾値電圧の異なるフリップフロップ回路を用いることで一本のクロック信号線で2種類以上の周波数を同時に供給することが可能となる。これにより周波数毎にクロック信号線を分離する必要が無く、クロック系統を簡素化することが可能となり、異なる周波数間でのタイミング調整容易性が向上する。また、クロック信号の振幅を制御することで、任意の閾値のフリップフリップ回路だけを動作させることも可能となる。 （もっと読む）

【課題】超高速且つ高性能な線形位相誤差検出の方法及び検出回路を提供すること。
【解決手段】入力データ信号のエッジとクロック信号のエッジとの間の位相誤差を検出するために使用される方法及び装置を開示する。本発明は超高周波数において並びに線形位相誤差情報が必要な場合において使用される。本発明は任意の集積回路論理技術の利便性を拡張する。これにより周波数適用範囲が倍増するとともに、所望の線形位相誤差を測定する機能が維持される。クロッキング信号を用いてデータ入力信号のサンプリングを行うためにフリップフロップ回路が使用され、立ち上がりエッジのデータと立ち下がりエッジのデータに対して別個に処理が行われた後、両エッジからの位相誤差情報のアナログ式再合成が集積回路の速度による制限のない方法で行われる。 （もっと読む）

【課題】消費電力を効率的に低減することができる半導体集積回路装置を提供すること
【解決手段】半導体集積回路装置１は、複数のフリップフロップ１０と、複数のフリップフロップ１０のうち少なくとも１つに接続された少なくとも１つのデータ転送感知回路２０と、制御信号ＣＴＲＬに応答して複数のフリップフロップ１０全体へのクロック信号ＣＬＫの供給をＯＮ・ＯＦＦするクロック制御回路５０とを備える。その少なくとも１つのデータ転送感知回路２０は、少なくとも１つのフリップフロップ１０の入力信号及び出力信号の比較を行い、その比較の結果に応じた信号を制御信号ＣＴＲＬとしてクロック制御回路５０に出力する。クロック制御回路５０は、上記入力信号と出力信号が異なる場合、クロック信号ＣＬＫの供給をＯＮし、上記入力信号と出力信号が同じ場合、クロック信号ＣＬＫの供給をＯＦＦする。 （もっと読む）

【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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【課題】 クロックによる過渡電流の集中を防ぐことで、不要輻射を抑える。
【解決手段】 １チップのＡＳＩＣを構成する回路で少なくとも同一クロックで駆動されるブロックは、複数ブロックに分割され、当該ＡＳＩＣのクロック入力端子からのクロックの伝播遅延が各ブロック毎に互いに異なるように、当該クロック入力端子から、各ブロックのクロック入力端子までのクロックのデレーを、その間に挿入されるクロックバッファのゲートのデメンジョン（ゲート幅、ゲート長）を変更してタイミング調整設計を行い、その結果を用いてブロックのレイアウト及び配線が行われる様にＡＳＩＣを提供する。 （もっと読む）

【課題】動作周波数範囲を広げても、チップ上の占有面積、ゲート数、電力を増加させることなく、位相同期を短い時間で完了することが可能な位相同期回路を提供する。
【解決手段】遅延時間の異なる複数の遅延素子３１１，３１２，３１３，３１４を含み、第１のクロック信号１０３が入力される計測遅延列１１９と、その計測遅延列１１９に対応して複数の位相比較器１０９を含み、計測遅延列１１９からの信号及び第２のクロック信号１０４が入力され、第１のクロック信号１０３と第２のクロック信号１０４との遷移時間差を計測する位相比較器列１２１と、計測遅延列１１９に対応して遅延時間の異なる複数の遅延素子を含み、位相比較器列１２１からの信号及び第３のクロック信号１０５が入力される生成遅延列１２０とを有し、遅延素子のそれぞれの遅延時間は固定とする。 （もっと読む）

【課題】 位相比較器の位相差の検出精度を高めることである。
【解決手段】 位相差信号生成回路２４は、エッジ検出フラグ生成回路２２で検出される比較対象信号ＣＯＭＰ１の立ち上がりに同期した信号と、エッジ検出フラグ生成回路２３で検出される比較対象信号ＣＯＭＰ２の立ち上がりに同期した信号から比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。 （もっと読む）

【課題】電源に電池を用いる電子機器などに使用しても、リセット信号を誤発生しない、低消費電力でチップ面積の小さなリセット信号回路を提供する。
【解決手段】電源電圧Ｖｄｄを直列抵抗部１１によって分割し、第１中点電圧と、第１中点電圧より高い第２中点電圧を発生させる。２つのコンパレータによって第１中点電圧と基準電圧Ｖｒｅｆ、及び、第２中点電圧と基準電圧Ｖｒｅｆとを比較する。両コンパレータの出力をフリップフロップ１５のリセット端子及びクロック端子に印加する。以上の構成によれば、電源電圧Ｖｄｄが上昇する場合と低下する場合とで、リセット信号が発生または停止するタイミングが異なる。結果、電源電圧Ｖｄｄの変動によるリセット信号の誤発生を防止することができる。 （もっと読む）

【課題】 出力信号のＡＣ特性を自動調整する機能を備えた半導体装置を提供する。
【解決手段】 第一及び第二の信号ＣＬＫ，ＲＤＸを複数の端子２ａ，２ｂから並行して出力する信号出力部１と、各端子２ａ，２ｂから出力される第一の信号ＣＬＫと第二の信号ＲＤＸの遅延時間を検出する遅延検出部６と、遅延時間に基づいて第一の信号ＣＬＫと第二の信号ＲＤＸとの間の遅延時間を相殺するように、信号出力部１と端子２ａとの間に遅延素子４ａ〜４ｄを挿入する遅延制御部７とを備えた。 （もっと読む）

【課題】 本発明は、出力パルスの幅を確保しつつ、従来に比べ実装面積と消費電力を削減したパルス発生装置を提供することを目的とする。
【解決手段】 本発明のパルス発生装置は、クロック信号ＣＫの入力を受け付け、クロック・スキューの吸収、インピーダンス変換等を行い生成した信号ＩＮを出力するクロックバッファ１０１と、それぞれが、２入力ＡＮＤ素子から成り、信号ＩＮと、信号ＩＮ＿Ｂとの入力を受け付けて当該２信号の論理積をとることにより生成した信号ＯＵＴを生成するパルス発生回路１０２、１０３と、信号ＩＮの入力を受け付け、入力された信号ＩＮに所定時間の遅延を生じさせ、反転させることにより生じた信号ＩＮ＿Ｂをパルス発生回路１０２及び１０３の双方に対し出力する遅延回路１０８とから成る。 （もっと読む）

【課題】回路内部で発生するジッタ成分を小さくすることができる位相差検出装置を提供する。
【解決手段】 第１入力信号と第２入力信号との位相差を検出する位相差検出装置であって、第１入力信号を２分周した第１分周信号を、第１入力信号の全ての立ち上がりエッジが、第１分周信号の立ち上がりエッジ又は立ち下がりエッジのいずれかと対応するように生成する第１分周器と、第２入力信号を２分周した第２分周信号を、第１分周信号とエッジが対応するように生成する第２分周器と、第１分周信号における立ち上がりエッジと、第２分周信号において当該立ち上がりエッジと対応するエッジとの間の位相差を検出する第１位相検出器と、第１分周信号における立ち下がりエッジと、第２分周信号において当該立ち下がりエッジと対応するエッジとの間の位相差を検出する第２位相検出器とを備える位相差検出装置を提供する。 （もっと読む）

【課題】 送信信号を伝送する場合、できるだけ信号周波数を低くして他の回路への影響を防止し、またノイズ除去して信号の伝送をなす。
【解決手段】 信号送信側において、信号波形変換回路として機能する分周回路２０を用いて、送信すべき信号を分周して互いに位相が異なる一対の信号Ｑ１，Ｑ２に変換して伝送路を介して送信する。受信側では、信号波形復元回路２１を用いて、当該一対の信号のレベルの組み合わせに応じたレベルを生成して元の信号を復元する。伝送路では、信号の周波数が分周処理により半分に低下するので、他の回路などへの影響が少なくなり、また受信側回路が複数存在する場合にも、送信側から一対の信号を全ての受信側回路へ伝送すればよいので、送信側の出力ピンも大幅に低減する。さらに、分周回路２０内において、ノイズ除去の機能である保護回路２２を付加すれば、ノイズ低減も可能となる。 （もっと読む）

本発明は、インバータの入力部をインバータの閾値電位にし、インバータの入力部に容量手段を介してＣＫ信号を入力することで、ＣＫ信号は増幅され、その増幅されたＣＫ信号をシフトレジスタに用いる。つまり、インバータの閾値電位を取得することで、トランジスタの特性ばらつきに殆ど影響しないシフトレジスタを提供することができる。
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【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

【課題】比較演算に係る論理回路の回路規模を削減し、その結果、その回路面積を縮小し、遅延時間を短縮し、消費電力を低減することができる位相比較器を提供する。
【解決手段】位相比較器は、データとデータのハーフレートの位相が９０°ずつずれた４相の第１〜第４のクロックとの間の位相を比較するもので、データを４相の第１〜第４のクロックで各々サンプリングする第１〜第４のサンプリング回路と、第１および第２のサンプリング回路によって、その位相が隣接する２相の第１および第２のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のアップ信号を出力する第１の比較回路と、第４および第１のサンプリング回路によって、その位相が隣接する２相の第４および第１のクロックで各々サンプリングされた２つのデータ同士を比較し、両者が異なる場合に第１のダウン信号を出力する第２の比較回路とを備える。 （もっと読む）