【課題】ジッタに高速に追従可能なＣＤＲ回路を提供する。
【解決手段】フリップフロップＦＦ１〜ＦＦ４はそれぞれ、入力データＤ_ＩＮを対応するクロック信号ＣＫのタイミングでラッチする。ｉ（ｉは自然数）番目の第１論理ゲートＧ１ｉは、（２×ｉ−１）番目のフリップフロップＦＦの出力と（２×ｉ）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部アップ信号ＵＰを生成する。ｊ（ｊは自然数）番目の第２論理ゲートＧ２ｊは、（２×ｊ）番目のフリップフロップＦＦの出力と（２×ｊ＋１）番目のフリップフロップＦＦの出力とが不一致のときアサートされる内部ダウン信号ｄｎを生成する。第３論理ゲートＧ３は、複数の内部アップ信号ｕｐ１〜ｕｐ２にもとづきアップ信号ＵＰ＿Ａを生成する。第４論理ゲートＧ４は、複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづきダウン信号ＤＮ＿Ａを生成する。 （もっと読む）

【課題】ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成する。
【解決手段】電圧制御発振器から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。分周器１３は、制御回路１２の制御信号Ｐｃｏｎに基づいて、周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍを出力する。セレクタ１５は、分周クロックｐｈ０〜ｐｈｍのうち、最も近い位相シフトをもつ２つの分周クロックｐｈｊ，ｐｈｊ＋１を選択する。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。 （もっと読む）

【課題】高い周波数のクロックを用いずに雑音を除去できる雑音除去回路及び雑音除去回路を備えた半導体装置を提供する。
【解決手段】データ入力信号がロウレベル又はハイレベルになると活性化しハイレベル又はロウレベルを維持するとクロック信号に同期して非活性化する第一及び第二のリセット信号を生成する第一及び第二のリセット信号生成回路と、クロック信号の反転信号を計数し第一又は第二のリセット信号によりリセットされる第一及び第二のカウンタ回路と、セレクタ回路とセレクタ回路の選択した信号をクロックに同期して出力する出力フリップフロップ回路とを備え、セレクタ回路がハイレベル又はロウレベルに固定された信号、出力フリップフロップの出力信号のいずれかを第一及び第二のカウンタ回路の出力信号の論理レベルにより選択して出力するデータ出力回路と、を備える。 （もっと読む）

プログラム可能なサイズのクロック駆動回路及びプログラム可能なデューティサイクルの基準クロックを使用して、共振又は非共振モードで複数のクロック周波数の中の任意の１つの周波数で作動する場合に小さなエネルギ消費で目標クロック立ち上がり時間及びクロック振幅を実現する共振クロック分配ネットワークアーキテクチャが開示さる。一般に、このネットワークは、複数のクロック周波数をもつ半導体デバイス、及び高性能で低電力クロックを必要とするマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等に適用可能である。 （もっと読む）

共振クロック分配ネットワークのためのアーキテクチャが提示される。このアーキテクチャにより、選択的にイネーブルされるフリップフロップの導入によって、複数のクロック周波数での共振クロック分配ネットワークのエネルギ効率の良い作動が可能になる。提示されたアーキテクチャは、主として一体化インダクタを有する共振クロックネットワーク設計を目的としており、インダクタのオーバヘッドが出現しない。このようなアーキテクチャは一般に、複数のクロック周波数を有しマイクロプロセッサ、ＡＳＩＣ、及びＳＯＣ等の高性能かつ低電力のクロッキング要件の半導体デバイスに適用可能である。更に、達成可能な性能レベルの応じた半導体デバイスのビニングに適用可能である。 （もっと読む）

【課題】使用環境状況の影響を受けずに、ノイズを確実に除去する。
【解決手段】ｎ個のＤ型フリップフロップを直列に接続し、各Ｄ型フリップフロップの出力した信号の論理積を出力とするデジタル・フィルタ２０と、ｍ×２個のプリミティブ素子を有するインバータを直列に接続したディレイ・フィルタ３０を並列に接続する。入力信号ＩＮＰＵＴを両フィルタに入力し、ＡＮＤ回路４０が各フィルタの出力する信号ＤＥＬＡＹと信号ＡＮＤの論理積である信号ＦＩＬＴを出力する。発生期間がクロック信号の周期とＤＦＦ回路の段数に対応する期間より短いノイズをデジタル・フィルタ２０が除去し、インバータ回路の遅延時間より周期の短いノイズをディレイ・フィルタ３０が除去する。 （もっと読む）

【課題】パラレル−シリアル変換器において、データ信号をラッチするフリップフリップ（ＦＦ）に供給されるクロック信号の位相ずれを調整する。
【解決手段】ＦＦ１−１〜１−５によるデータ信号Ｄ０，Ｄ１を選択回路２で選択出力したデータ信号Ｄ［０＋１］をＦＦ４によりラッチ出力するパラレル−シリアル変換器において、レプリカのデータ信号repＩＮ０，repＩＮ１を選択回路１０で選択出力したデータ信号repＤをラッチしたＦＦ１１によるデータ信号repＯＵＴに基づき位相ずれ検出回路１２，１３が生成する位相調整指示値信号に従い、分周回路３による分周クロック信号の位相を調整してクロック信号divＣＬＫを発生する任意位相生成回路１５を備えると共に、クロック信号ffＣＬＫとrepＣＬＫとを位相比較し、クロック信号repＣＬＫを移相させる位相設定回路１６，１７を備える。 （もっと読む）

【課題】 コンパレータ回路から、高耐圧特性を必要とするコンデンサを削減する。
【解決手段】 一端が共通に接続されたコンデンサＣ１〜Ｃ３と、Ｃ１に電圧ＶｒｅｆまたはＶｉｎの何れか一方を順次印加する第１スイッチ回路と、入力端がＣ１〜Ｃ３の接続点に接続されたインバータと、Ｃ１にＶｒｅｆが印加される第１期間に、インバータの入力端と出力端とを接続する第２スイッチ回路と、第１期間の次に、Ｃ１にＶｉｎが印加される第２期間には、インバータの出力レベルを出力し、第１期間には、第２期間の最後におけるインバータの出力レベルを保持して出力する第１ラッチ回路と、第１期間には、Ｃ３にＬレベルの電圧を印加するとともに、Ｃ２にＨレベルの電圧を印加し、第２期間には、Ｃ３にＨレベルの電圧を印加するとともに、Ｃ２にＬまたはＨレベルの電圧を印加する制御回路と、を有する。 （もっと読む）

【課題】三角波形の品質をさらに正確に制御するためのシステムおよび方法を提供すること。
【解決手段】三角波形生成器は、容量素子、調整器、および制御回路を含むものとして規定される。調整器は、第１の制御信号に応答して容量素子を充電し、第２の制御信号に応答して容量素子を放電するように構成される。制御回路は、基準波形に応答し、第１および第２の制御信号を生成する。一例において、制御回路は、基準波形の振幅、周波数、位相、および対称性に応答して、第１および第２の制御信号を生成する。 （もっと読む）

【課題】生成されたスペクトラム拡散クロックを、各種タイミングを制御するカウンタのクロックとしても用いることのできるスペクトラム拡散クロック生成装置の提供。
【解決手段】ＳＳＣ源クロック発生回路３，基準クロック発生回路５が発生するＳＳＣ源クロック，基準クロックは、１６ｂｉｔカウンタ７，９に入力されて、そのクロック数がカウンタ値ｃｎｔ１，ｃｎｔ２として計数される。カウンタ値ｃｎｔ１，ｃｎｔ２は、比較回路１０に入力され、カウンタ値ｃｎｔ１がカウンタ値ｃｎｔ２よりも１以上大きくなると、比較回路１０は比較結果ｃｍｐとしてＬレベルの信号を出力する。すると、パルス生成回路２１がＬレベルの矩形パルス（間引き要求ｐｌｓ＿ｃｇ）を出力し、ＡＮＤ回路３１によりその間引き要求ｐｌｓ＿ｃｇとＳＳＣ源クロックとの論理積が計算されることによって、ＳＳＣ源クロックが１クロック分間引かれる。 （もっと読む）

【課題】有効なセットアップ特性及びホールド特性を良好に確保することが可能な入力インターフェース回路を提供すること。
【解決手段】本発明に係る入力インターフェース回路１００は、データが外部入力される信号端子に接続される入力初段回路と、外部入力されるクロックと、入力初段回路に含まれるラッチ回路３、４へのラッチタイミング信号とを同位相に調整する位相調整回路６と、を備える。位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 （もっと読む）

【課題】ＴＤＣに関する冗長構成を削減可能なＤＣＯを提供する。
【解決手段】ＤＣＯは、デジタル制御信号によって遅延量が制御される３以上の奇数個の単相インバータ１０１〜１０５を環状に接続したリングオシレータと、単相インバータの各々の出力信号をバッファリングし、第１の差動信号として夫々出力する奇数個のバッファ１１１〜１１５と、基準信号の立ち上がりエッジまたは立ち下がりエッジにおける第１の差動信号の値を保持して第２の差動信号として夫々出力する奇数個のフリップフロップ１２１〜１２５と、奇数個のフリップフロップから出力される奇数組の第２の差動信号を入力し、奇数組の第２の差動信号を位相の進み順に配列したときの、連続する高レベル値または連続する低レベル値の末尾を示す情報を出力するエッジ検出器１３０とを具備する。 （もっと読む）

【課題】ディスクリート部品を用いることなく、パルス時間が長く、しかも、電圧変動が大きいノイズを確実に除去可能とする。
【解決手段】
入力信号の立ち上がり、立ち下がりを検出し、エッジ検出信号を出力するエッジ検出回路１０１と、入力信号を所定シフト時間ｔ１シフトして出力するシフトレジスタ回路１０６と、エッジ検出回路１０１のエッジ検出信号の入力時点から所定入力時間ｔ２経過後にカウントアップ信号を出力するカウンタ回路１０２と、シフトレジスタ回路１０６の出力信号を、カウンタ回路１０２のカウントアップ信号に同期して出力するＤＦＦ回路１０３と、ＤＦＦ回路１０３の出力信号を外部へ出力する出力回路１０４と、シフトレジスタ回路１０６とカウンタ回路１０１のクロック信号を生成、出力する発振回路１０５とを具備してなり、所定入力時間ｔ２に満たない入力信号が出力されないようになっている。 （もっと読む）

【課題】プロセスモニタに必要な回路面積を増加させることなく、高精度なプロセスキャリブレーションを短時間で行う。
【解決手段】ディジタル制御発振器３８が任意の発振バンドを選択した後、制御部２５はＴＤＣ４１の信号がプロセスモニタ制御部４０に入力されるようにスイッチ４４を切り換える。ＴＤＣ４１は、信号ＶＲＥＦの立ち上がりエッジと最も近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に、信号ＶＲＥＦの立ち上がりエッジと２番目に近い信号ＶＰＲＥの立ち上がりエッジの期間をディジタル値に変換し、その差を算出する。プロセスモニタ制御部４０は、ルックアップテーブルを参照し、算出した値と予め設定されている期待値とを比較し、プロセス値を決定する。そのプロセス値は、プロセス信号として調整制御部２６にそれぞれ出力され、プロセスキャリブレーションが行われる。 （もっと読む）

【課題】コンパレータによって生成されたデジタル信号をノイズからの保護方法を提供する。
【解決手段】コンパレータ１によって生成されたデジタル信号（Ｖｃｏｍｐ）のロジック状態の第１スイッチングにおいて第１ロジック状態から第２ロジック状態へと切り替える出力信号（Ｖｏｕｔ）の生成ステップと、前記出力信号（Ｖｏｕｔ）の第１ロジック状態から第２ロジック状態への変更の検出ステップと、第１ロジック状態から第２ロジック状態への変更後の第１時間間隔に対する前記出力信号（Ｖｏｕｔ）のさらなる切り替えの禁止ステップとにより前記デジタル信号（Ｖｃｏｍｐ）をノイズから保護する。 （もっと読む）

【課題】より確実にノイズ除去のできるノイズ除去回路を搭載する半導体装置、ノイズ除去方法を提供する。
【解決手段】半導体装置は、ノイズ検知回路（２１）と、入力信号遅延回路（２２）と、マスク回路（２３）とを具備する。ノイズ検知回路（２１）は、入力信号（ＲＥＳＥＴＢ）に重畳するノイズを検知して、所定時間のマスク信号（ＮＥ＿ＦＬＧ）を出力する。入力信号遅延回路（２２）は、入力信号（ＲＥＳＥＴＢ）を遅延させて遅延信号（ＲＥＳ＿ＤＬＹ）を出力する。マスク回路（２３）は、マスク信号（ＮＥ＿ＦＬＧ）に基づいて、前記遅延信号（ＲＥＳ＿ＤＬＹ）をマスクした出力信号（ＲＥＳＢ）を出力する。 （もっと読む）

【課題】従来技術と比較して、簡易な構成でスペクトラム拡散機能を有する可変遅延回路及びスペクトル拡散回路を提供する。
【解決手段】第１の直列回路の遅延セル１４の各々及び第２の直列回路の遅延セル１４の各々に対応して設けられると共に、対応する遅延セル１４から出力されたクロック信号が入力され、かつ切換信号が入力され、入力されたクロック信号に同期させて入力された切換信号を保持し、保持した切換信号を選択信号として対応する遅延セルに出力し、かつ保持した切換信号を出力するフリップフロップ２８が直列接続された第３の直列回路と、入力されたクロック信号に同期させて入力された切換信号を保持し、保持した切換信号を出力するフリップフロップ２８と、第３の直列回路の最後段に設けられたフリップフロップ２８から出力された切換信号を反転して、第１の直列回路の最前段に設けられた遅延セル１４に入力するインバータ３０とを含む。 （もっと読む）

【課題】入力信号のノイズをディジタル的に除去して出力するディジタルノイズフィルタ回路において、消費電力を低減する。
【解決手段】入力信号と出力信号との論理レベルを比較し、両者が不一致の場合にゲーティングクロックを供給し、一致の場合にゲーティングクロックの供給を停止するゲーティングクロック生成回路と、ゲーティングクロックが動作クロックとして供給され、入力信号のノイズを除去して出力信号として出力するノイズフィルタ回路と、を備える。入力信号と出力信号の論理レベルが一致しているときにゲーティングクロックを停止するので消費電力が低減できる。 （もっと読む）

【課題】複数の回路ブロックを有する半導体集積回路にて、電源ノイズにより発生するクロック信号におけるジッタを低減する。
【解決手段】第１の回路ブロックに供給される第１のクロック信号のクロックパスディレイを測定する遅延測定回路と、第２の回路ブロックの動作による電源電圧の変動時間を測定する時間測定回路と、第２の回路ブロックに供給される第２のクロック信号を遅延させる遅延調整回路と、第１のクロック信号と第２のクロック信号との位相差を測定する位相差測定回路と、遅延調整回路での遅延量を制御する位相制御回路とを備え、第２の回路ブロックの動作周波数が第１の回路ブロックの動作周波数より低い場合には、位相制御回路が、ジッタが最小となる電源ノイズと第１のクロック信号との設定位相差を算出し、位相差測定回路により測定した位相差が設定位相差になるように遅延量を制御する。 （もっと読む）

【課題】 ＰＷＭ信号からその同期信号を発生する。
【解決手段】 三角波発生回路１０１は、ＰＷＭ信号ＰＷＭＩＮの立ち上がりエッジおよび立ち下がりエッジの各々を検出する度に、先行して開始した三角波信号の発生と並行して三角波信号を発生する手段であり、立ち上がりエッジまたは立ち下がりエッジの検出後、三角波信号を基準レベルから一定の時間勾配で変化させ、その後、同種のエッジが検出された以降、同じ大きさの逆方向の時間勾配で三角波信号を変化させる。同期信号発生部１６０は、三角波発生回路１０１が発生する三角波信号ＴＲＩＡ、ＴＲＩＢ、ＴＲＩＣに基づいてＰＷＭ信号ＰＷＭＩＮに同期した同期信号ＳＹＮＣを発生する手段であり、相前後して発生を開始した２個の三角波信号の大小関係が逆転したとき、同期信号ＳＹＮＣのレベルを反転させ、先行して発生を開始した三角波信号を基準レベルに初期化する。 （もっと読む）