位相比較器及び位相比較器を有する半導体装置
【課題】 位相比較器の位相差の検出精度を高めることである。
【解決手段】 位相差信号生成回路２４は、エッジ検出フラグ生成回路２２で検出される比較対象信号ＣＯＭＰ１の立ち上がりに同期した信号と、エッジ検出フラグ生成回路２３で検出される比較対象信号ＣＯＭＰ２の立ち上がりに同期した信号から比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。
【解決手段】 位相差信号生成回路２４は、エッジ検出フラグ生成回路２２で検出される比較対象信号ＣＯＭＰ１の立ち上がりに同期した信号と、エッジ検出フラグ生成回路２３で検出される比較対象信号ＣＯＭＰ２の立ち上がりに同期した信号から比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較器及びその位相比較器が搭載された半導体装置に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路では、基準周波数信号と制御対象信号の位相差を検出する位相比較器と、その位相比較器から出力されるＵＰ信号、ＤＯＷＮ信号により直列に接続されたトランジスタがオン、オフされるチャージポンプと、ローパスフィルタ等が用いられる。
【０００３】
特許文献１には、上記のＰＬＬ回路において、周波数位相比較器の出力パルスの幅を検出するパルス幅検出回路を設け、さらにチャージポンプのｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを２個並列に接続して、チャージポンプのドライブ能力を大きくすることが記載されている。
【０００４】
また、特許文献２の発明は、上記特許文献１の発明を改良したものであり、位相誤差信号により出力電流特性を制御するものである。
特許文献３には、従来、２個の位相比較器を使用していたものを、２つの比較入力信号を切り換える回路を設けることで１つの位相比較器で電圧制御発振器の出力信号との位相差を検出できるようにすることが記載されている。
【０００５】
図１３は、特許文献３の発明の位相比較器の回路を簡略化した回路である。以下、この位相比較器のＵＰ信号とＤＯＷＮ信号を生成する回路について説明する。
Ｄ型フリップフロップＦＦ１のクロック端子に比較対象信号Ａが入力し、Ｄ型フリップフロップＦＦ２のクロック端子に比較対象信号Ｂが入力している。
【０００６】
比較対象信号Ａがクロック信号として入力するＤ型フリップフロップＦＦ１の反転Ｑ出力（以下、Ｑバー出力という）とＤ型フリップフロップＦＦ２のＱバー出力は、ＯＲゲートＯＲ１に入力し、その出力はＯＲゲートＯＲ２に入力している。そして、そのＯＲゲートＯＲ２の出力と、Ｄ型フリップフロップＦＦ１の出力ＱとがＡＮＤゲートＡＮＤ１に入力している。このＡＮＤゲートＡＮＤ１の出力信号は、チャージポンプの電源側のトランジスタをオンさせるＵＰ信号として出力される。
【０００７】
比較対象信号Ｂがクロック信号として入力するＤ型フリップフロップＦＦ２のＱ出力は、ＡＮＤゲートＡＮＤ２に入力し、そのＡＮＤゲートＡＮＤ２の他方の入力端子には、上述したＯＲゲートＯＲ２の出力信号が入力している。このＡＮＤゲートＡＮＤ２の出力信号は、チャージポンプの接地側のトランジスタをオンさせるＤＯＷＮ信号として出力される。
【０００８】
ところで、図１３に示すようなＵＰ信号とＤＯＷＮ信号を出力する非同期式の位相比較器を半導体集積回路上に形成した場合、位相比較器を構成する論理回路の配線長によりＵＰ信号またはＤＯＷＮ信号に遅延が生じ、チャージポンプの２個のトランジスタを同時にオンさせるような信号が出力され、２個のトランジスタに貫通電流が流れる可能性がある。貫通電流が流れると半導体集積回路のリーク電流が増加することになる。
【０００９】
また、図１３に示す位相比較器は、比較対象信号ＡがＤ型フリップフロップＦＦ１と、２個のＯＲゲートＯＲ１、ＯＲ２と、ＡＮＤゲート１を通ってＵＰ信号として出力されており、論理回路の段数が多いために遅延時間が大きくなっている。位相比較器内部の遅延時間が増加すると、位相差の検出精度が低下しＰＬＬ回路のロックタイムが長くなる。
【特許文献１】特開平４−２４１５２０号公報
【特許文献２】特開２００１−７６９９号公報
【特許文献３】特開平３−１０１５１７号公報（特公平７−３６５１５）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、位相比較器の位相差の検出精度を高めることである。また、他の課題は、出力側のチャージポンプ等の貫通電流を減らすことである。
【課題を解決するための手段】
【００１１】
本発明の位相比較器は、第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とを備える。
【００１２】
例えば、第１及び第２のエッジ検出回路は、図５のエッジ検出フラグ生成回路２２に対応する。また、位相差信号生成回路は、図５の位相差信号生成回路２４に対応し、ステータス管理回路は、図５のステータス管理回路２５に対応する。
【００１３】
この発明によれば、位相比較器の回路を簡素化することで回路内部での信号の遅延を少なくし、比較対象信号の位相差の検出精度を高めることができる。
また、トライステート回路を出力側に使用することで貫通電流を減らし、回路のリーク電流を少なくできる。
【００１４】
上記の位相比較器の他の態様は、前記第１または第２のエッジ検出回路は、第１の比較対象信号の立ち上がりに同期したタイミングで、自己の反転出力信号を保持する保持回路からなる。例えば、保持回路は、図５のＤ型フリップフロップＦＦ１１に対応する。
【００１５】
このように構成することで、比較対象信号の立ち上がりエッジに同期した信号を生成することができる。
上記のステータス管理回路は、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応した信号をトライステート回路の入力端子に出力する。
【００１６】
このように構成することで、例えば、第１の比較対象信号の位相が第２の比較対象信号の位相に対して進んでいるか、あるいは遅れているかを示す信号を出力することができる。
【００１７】
上記の位相比較器の他の態様は、前記ステータス管理回路は、第２の比較対象信号を反転した信号と第１の比較対象信号との論理和を取る第１のＯＲ回路と、第１の比較対象信号と第２の比較対象信号の論理和を取る第２のＯＲ回路と、前記第１のＯＲ回路の出力信号を前記第２のＯＲ回路の出力信号に同期したタイミングで保持する保持回路とからなる。
【００１８】
このように構成することで、簡単な回路構成でステータス管理回路を構成できる。
上記の位相比較器の他の態様は、前記位相差信号生成回路は、前記第１のエッジ検出回路の検出信号の立ち上がりと前記第２のエッジ検出回路の検出信号の立ち上がりに同期して信号の状態が変化する信号を出力する。
【００１９】
このように構成することで、第１の比較対象信号と第２の比較対象信号の位相差に応じた信号を生成することができる。
上記の位相比較器の他の態様は、前記ステータス管理回路は、第１のエッジ検出回路の検出信号の反転信号と前記第２のエッジ検出回路の検出信号の論理積を取る第１のＡＮＤ回路と、前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号の反転信号の論理積を取る第２のＡＮＤ回路と、前記第１及び第２のＡＮＤ回路の出力信号の論理和を取るＯＲ回路とからなる。
【００２０】
このように構成することで、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号を生成することができる。
図１は、本発明の他の位相比較器の原理説明図である。図１において、第１のエッジ検出回路１は、第１の比較対象信号をクロック信号に同期したタイミングで検出し、第２のエッジ検出回路２は、第２の比較対象信号をクロック信号に同期したタイミングで検出する。状態出力回路３は、前記第１及び第２のエッジ検出回路１，２の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路５の制御端子に出力する。ステータス管理回路４は、前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路５の入力端子に出力する。
【００２１】
例えば、第１及び第２のエッジ検出回路１，２は、図８のエッジ検出回路３２，３３に対応し、状態出力回路３は、図８のステートマシン３４及び位相差信号生成回路３５に対応し、ステータス管理回路４は、図８のステータス管理回路３６に対応し、トライステート回路５は、図８のトライステートバッファ１２に対応する。
【００２２】
この発明によれば、同期設計の位相比較器において、位相比較器の回路を簡素化して回路内部の信号の遅延を少なし、比較対象信号の位相差の検出精度を高めることができる。また、トライステート回路を出力側に使用することで貫通電流を減らし、回路のリーク電流を少なくできる。
【００２３】
上記の発明の他の態様は、前記状態出力回路は、前記第１及び第２のエッジ検出回路の検出信号に基づいて、少なくとも第１及び第２の比較対象信号の位相差に応じた信号を出力する。
【００２４】
このように構成することで、第１及び第２の比較対象信号の位相差に応じた信号を出力することができる。
上記の発明の他の態様は、前記状態出力回路は、第１の比較対象信号と第２の比較対象信号との位相差がないときには、前記トライステート回路をハイインピーダンスにする信号を前記トライステートバッファの制御端子に出力し、第１の比較対象信号と第２の比較対象信号に位相差があるときには、位相差に応じた期間導通させる信号を前記トライステートバッファの制御端子に出力すると共に、前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた状態信号を前記ステータス管理回路に出力する。
【００２５】
このように構成することで、第１及び第２の比較対象信号の位相差に応じた期間トライステート回路を導通状態にし、位相差がないときには、トライステート回路をハイインピーダンスの状態に設定できる。これにより、トライステート回路のリーク電流を少なくできる。
【発明の効果】
【００２６】
本発明によれば、位相比較器の回路を簡素化することで内部の信号の遅延を減らし、比較対象信号の位相差の検出精度を高めることができる。また、トライステート回路を出力側に使用することで貫通電流を減らし、回路のリーク電流を少なくできる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面を参照して説明する。図２は、実施の形態の位相比較器１１と３stateバッファ（トライステートバッファ）１２を示す図である。
この位相比較器１１は、例えば、電圧制御発振器等の発振周波数を制御するＰＬＬ（Phase Locked Loop）回路に用いられ、半導体集積回路上に形成される。
【００２８】
図２において、位相比較器１１は、比較対象信号ＣＯＭＰ１（第１の比較対象信号に対応する）と、比較対象信号ＣＯＭＰ２（第２の比較対象信号に対応する）と、クロック信号（ＣＬＫ）と、リセット信号（ＲＥＳＥＴ）の入力端子を有する。また、位相比較器１１は、トライステートバッファ１２の制御端子に信号Ｃ＿ＳＩＧＮＡＬを供給する出力端子と、トライステートバッファ１２の入力端子に信号Ａ＿ＳＩＧＮＡＬを供給する出力端子とを有する。
【００２９】
この位相比較器１１の機能を、図３のタイミングチャートを参照して説明する。
比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、位相比較器１１から、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間ハイレベルの信号Ｃ＿ＳＩＧＮＡＬ（コントロール入力）がトライステートバッファ１２の制御端子に出力される。このとき、位相比較器１１か、ハイレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００３０】
従って、信号Ｃ＿ＳＩＧＮＡＬがハイレベルの期間、トライステートバッファ１２は導通状態となり、その間出力端子からハイレベルの信号が出力される。
他方、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、位相比較器１１から位相差分の期間ハイレベルの信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。このとき、位相比較器１１から、ローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００３１】
従って、信号Ｃ＿ＳＩＧＮＡＬがハイレベルの期間、トライステートバッファ１２は導通状態となり、その間トライステートバッファ１２の出力端子からローレベルの信号が出力される。
【００３２】
なお、信号Ｃ＿ＳＩＧＮＡＬがローレベルの間は、トライステートバッファ１２の出力はハイインピーダンスとなる。
次に、図４は、トライステートバッファ１２の一例を示す図である。図４において、位相比較器１１から出力される信号Ａ＿ＳＩＧＮＡＬは、電源ＶＤＤと接地間に直列に接続されたｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２のゲートに入力されている。ｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２の接続点は、次段のｐチャネルＭＯＳトランジスタＴＲ３とｎチャネルＭＯＳトランジスタＴＲ４のゲートに接続されている。
【００３３】
このｐチャネルＭＯＳトランジスタＴＲ３とｎチャネルＭＯＳトランジスタＴＲ４の接続点は、並列に接続されたｎチャネルＭＯＳトランジスタＴＲ５のドレインとｐチャネルＭＯＳトランジスタＴＲ６のソースに接続されている。そして、位相比較器１１から出力される信号Ｃ＿ＳＩＧＮＡＬが、ｐチャネルＭＯＳトランジスタＴＲ５のゲートに供給され、その信号をインバータＩＮＶ１で反転した信号がｐチャネルＭＯＳトランジスタＴＲ６のゲートに供給されている。
【００３４】
従って、信号Ｃ＿ＳＩＧＮＡＬがハイレベルで、かつ信号Ａ＿ＳＩＧＮＡＬがハイレベルの期間、期待値出力としてハイレベルの信号が出力され、信号Ｃ＿ＳＩＧＮＡＬがローレベルとなると、期待値出力はハイインピーダンスとなる。また、信号Ｃ＿ＳＩＧＮＡＬがハイレベルで、かつ信号Ａ＿ＳＩＧＮＡＬがローレベルの期間、期待値出力としてローレベルの信号が出力される。
【００３５】
次に、図５は、非同期設計位相比較器２１の回路ブロック図である。図５において、エッジ検出フラグ生成回路２２は、比較対象信号ＣＯＭＰ１の立ち上がりエッジを検出し、比較対象信号ＣＯＭＰ１の立ち上がりに同期した検出信号を位相差信号生成回路２４に出力する。
【００３６】
エッジ検出フラグ生成回路２３は、比較対象信号ＣＯＭＰ２の立ち上がりエッジを検出し、比較対象信号ＣＯＭＰ２の立ち上がりに同期した検出信号を位相差信号生成回路２４に出力する。
【００３７】
位相差信号生成回路２４は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。
【００３８】
ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２と一方の信号を基準とした位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬを、トライステートバッファ１２の入力端子に出力する。
【００３９】
次に、図６は、非同期設計位相比較器２１の回路の一例を示す図である。
エッジ検出フラグ生成回路２２は、Ｄ入力端子が反転出力（以下、Ｑバー出力という）に接続されたＤ型フリップフロップＦＦ１１からなる。このＤ型フリップフロップＦＦ１１のクロック端子には比較対象信号ＣＯＭＰ１が入力している。
【００４０】
エッジ検出フラグ生成回路２３は、Ｄ入力端子がＱバー出力に接続されたＤ型フリップフロップＦＦ１２からなる。このＤ型フリップフロップＦＦ１２のクロック端子には比較対象信号ＣＯＭＰ２が入力している。
【００４１】
位相差信号生成回路２４は、２個のＡＮＤ回路ＡＮＤ１１，１２と、それらのＡＮＤ回路１１，１２の出力が入力されるＯＲ回路ＯＲ１１とからなる。ＡＮＤ回路ＡＮＤ１１には、Ｄ型フリップフロップＦＦ１１のＱバー出力（以下、Ｑ１バー出力という）と、Ｄ型フリップフロップＦＦ１２のＱ出力（以下、Ｑ２出力という）が入力している。また、ＡＮＤ回路ＡＮＤ１２には、Ｄ型フリップフロップＦＦ１２のＱバー出力（Ｑ２バー出力）と、Ｄ型フリップフロップＦＦ１１のＱ出力（Ｑ１出力）が入力している。そして、ＯＲ回路ＯＲ１１から、それらの信号の論理和を取った信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。
【００４２】
ステータス管理回路２５は、インバータＩＮＶ１１と２個のＯＲ回路ＯＲ１２、ＯＲ１３と、Ｄ型フリップフロップＦＦ１３とからなる。
ＯＲ回路ＯＲ１２は、比較対象信号ＣＯＭＰ２をインバータＩＮＶ１１で反転した信号と、比較対象信号ＣＯＭＰ１との論理和を取った信号をＤ型フリップフロップＦＦ１３のＤ入力端子に出力する。また、ＯＲ回路ＯＲ１３は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の論理和を取った信号をＤ型フリップフロップＦＦ１３のクロック端子に供給する。Ｄ型フリップフロップＦＦ１３は、Ｄ入力端子に入力するＯＲ回路ＯＲ１２の出力信号を、ＯＲ回路ＯＲ１３の出力信号の立ち上がりに同期したタイミングでラッチし、ラッチした信号を信号Ａ＿ＳＩＧＮＡＬとしてトライステートバッファ１２の入力端子に出力する。
【００４３】
ここで、図６の非同期設計位相比較器２１の回路動作を、図７のタイミングチャートを参照して説明する。なお、図７には、従来の位相比較器から出力されるＵＰ信号とＤＯＷＮ信号も併せて示してある。従来の位相比較器では、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相に対して進んでいるときには、ＵＰ信号が出力され、遅れているときにはＤＯＷＮ信号が出力される。
【００４４】
最初に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合の非同期設計位相比較器２１の動作を説明する。
初期状態において、エッジ検出フラグ生成回路２２のＤ型フリップフロップＦＦ１１のＱ１出力がローレベルに設定されているとすると、クロック端子に供給される比較対象信号ＣＯＭＰ１の立ち上がりエッジで、Ｑ１出力はハイレベルに変化し、比較対象信号ＣＯＭＰ１の次の立ち上がりエッジでローレベルに変化する。
【００４５】
同様に、初期状態において、Ｄ型フリップフロップＦＦ１２のＱ２出力がローレベルに設定されているとすると、クロック端子に供給される比較対象信号ＣＯＭＰ２の立ち上がりエッジで、Ｑ２出力はハイレベルに変化し、比較対象信号ＣＯＭＰ２の次の立ち上がりエッジでローレベルとなる。
【００４６】
ＡＮＤ回路ＡＮＤ１２の出力は、Ｄ型フリップフロップＦＦ１１のＱ１出力がハイレベルで、かつＤ型フリップフロップＦＦ２のＱ２バー出力がハイレベルの期間のみハイレベルとなる。よって、ＯＲ回路１１から出力される信号Ｃ＿ＳＩＧＮＡＬは、図７に示すように、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間ハイレベルとなる信号となる。
【００４７】
このとき、ステータス管理回路２５のＯＲ回路ＯＲ１２の出力は、比較対象信号ＣＯＭＰ１がハイレベルであるのでハイレベルとなり、そのハイレベルの信号がＤ型フリップフロップＦＦ１３のＤ入力端子に出力される。このとき、ＯＲ回路ＯＲ１３の出力は、比較対象信号ＣＯＭＰ１の立ち上がりエッジでハイレベルとなり、その信号がＤ型フリップフロップＦＦ１３のクロック端子に出力される。
【００４８】
よって、ステータス管理回路２５のＤ型フリップフロップＦＦ１３のＱ出力からは、ハイレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００４９】
従って、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相に対して進んでいる場合には、図７に示すように、位相比較器２１からハイレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力され、かつ比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間だけハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に供給される。これにより、信号Ｃ＿ＳＩＧＮＡＬがハイレベルの期間だけトライステートバッファ１２の出力はハイレベル、つまり電源電位となる。トライステートバッファ１２の出力が電源電位となると、例えば、トライステートバッファ１２に接続されるＰＬＬ回路のコンデンサがチャージされる。その後、信号Ｃ＿ＳＩＧＮＡＬがローレベルとなると、トライステートバッファ１２の出力はハイインピーダンスとなる。
【００５０】
次に、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相に対して進んでいる場合（比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より遅れている場合）について説明する。
【００５１】
この場合、Ｄ型フリップフロップＦＦ１２のＱ２出力は、比較対象信号ＣＯＭＰ２の立ち上がりエッジでハイレベルとなり、比較対象信号ＣＯＭＰ２の次の立ち上がりエッジでローレベルとなる。一方、Ｄ型フリップフロップＦＦ１１のＱ１バー出力は、比較対象信号ＣＯＭＰ１の立ち上がりエッジでローレベルとなる。
【００５２】
従って、位相差信号生成回路２４からは、比較対象信号ＣＯＭＰ２の立ち上がりエッジでハイレベルとなり、比較対象信号ＣＯＭＰ１の立ち上がりエッジでローレベルとなる信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。
【００５３】
このとき、ステータス管理回路３５のＤ型フリップフロップＦＦ１３のＤ入力はローレベルであるので、比較対象信号ＣＯＭＰ２の立ち上がりエッジに同期して、Ｄ入力信号がラッチされる。そして、そのローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００５４】
従って、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、図７に示すように、位相比較器２１からローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力され、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間だけハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。よって、位相差分の期間だけトライステートバッファ１２の出力はローレベル、つまり接地電位となる。これにより、例えば、トライステートバッファ１２に接続されるＰＬＬ回路のコンデンサがディスチャージされる。そして、信号Ｃ＿ＳＩＧＮＡＬがローレベルとなると、トライステートバッファ１２の出力はハイインピーダンスとなる。
【００５５】
上述した非同期設計位相比較器によれば、回路構成を簡素にし、論理回路での信号の遅延を少なくできるので、比較対象信号の位相差の検出精度を高めることができる。また、出力側にトライステートバッファ１２を用いることで貫通電流が流れるのを防止できる。
【００５６】
次に、図８は、同期設計位相比較器３１の回路ブロック図である。図８において、エッジ検出回路３２は、比較対象信号ＣＯＭＰ１をクロック信号に同期したタイミングで検出し、検出信号をステートマシン３４に出力する。
【００５７】
エッジ検出回路３３は、比較対象信号ＣＯＭＰ２をクロック信号に同期したタイミングで検出し、検出信号をステートマシン３４に出力する。
ステートマシン３４は、エッジ検出回路３２から出力される検出信号に基づいて比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた信号を位相差信号生成回路３５に出力すると共に、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相の進みまたは遅れを示す状態信号をステータス管理回路３６に出力する。
【００５８】
ステータス管理回路３６は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の信号位相の進みまたは遅れに応じてハイレベルまたはローレベルとなる信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。
【００５９】
図９は、比較対象信号ＣＯＭＰ１、ＣＯＭＰ２と、トライステートバッファ１２の出力を示す図である。
比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、図９に示すように、比較対象信号ＣＯＭＰ１がハイレベルの期間で、かつクロック信号ＣＬＫの立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がハイレベル（電源電位）となる。そして、比較対象信号ＣＯＭＰ２がハイレベルの期間で、クロック信号の立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がハイインピーダンスとなる。
【００６０】
また、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より遅れている場合には、図９に示すように比較対象信号ＣＯＭＰ２がハイレベルの期間で、かつクロック信号の立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がローレベル（接地電位）となる。そして、比較対象信号ＣＯＭＰ１がハイレベルの期間で、かつクロック信号の立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がハイインピーダンスとなる。
【００６１】
次に、図１０は、同期設計位相比較器３１の回路図である。図１０において、エッジ検出回路３２は、比較対象信号ＣＯＭＰ１がＤ入力端子に入力するＤ型フリップフロップＦＦ２１と、そのＤ型フリップフロップＦＦ２１のＱ出力がＤ入力端子に入力するＤ型フリップフロップＦＦ２２と、Ｄ型フリップフロップＦＦ２１のＱ出力とＤ型フリップフロップＦＦ２２のＱバー出力とが入力するＡＮＤ回路ＡＮＤ２１とからなる。
【００６２】
このエッジ検出回路３２のＤ型フリップフロップＦＦ２１は、比較対象信号ＣＯＭＰ１をクロック信号ＣＬＫの立ち上がりエッジでラッチする。Ｄ型フリップフロップＦＦ２２は、そのラッチした信号をクロック信号の次の立ち上がりエッジでラッチする。ＡＮＤ回路ＡＮＤ２１は、Ｄ型フリップフロップＦＦ２１のＱ出力と、Ｄ型フリップフロップＦＦ２２のＱバー出力の論理積を取った信号を検出信号ｇとして出力する。
【００６３】
従って、ＡＮＤ回路ＡＮＤ２１からは、比較対象信号ＣＯＭＰ１がハイレベルとなったとき、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がりエッジでローレベルとなる検出信号ｇが出力される。
【００６４】
エッジ検出回路３２は、エッジ検出回路３２と同一の回路で構成されており、２個のＤ型フリップフロップＦＦ２３、ＦＦ２４と、ＡＮＤ回路ＡＮＤ２２からなる。
このエッジ検出回路３３のＡＮＤ回路ＡＮＤ２２からは、比較対象信号ＣＯＭＰ２がハイレベルとなったとき、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がりエッジでローレベルとなる検出信号ｈが出力される。
【００６５】
エッジ検出回路３２の検出信号ｇは、ステートマシン３４のＯＲ回路ＯＲ２１と、インバータＩＮＶ２１と、３入力ＮＡＮＤ回路ＮＡＮＤ２４に入力している。
ＮＡＮＤ回路ＮＡＮＤ２１の一方の入力にはインバータ２１の出力が入力し、他方の入力には、Ｄ型フリップフロップＦＦ２５のＱ出力が入力している。このＤ型フリップフロップＦＦ２５のＱ出力はインバータＩＮＶ２２を介して３入力ＮＡＮＤ回路ＮＡＮＤ２３及びＮＡＮＤ２４にも入力している。
【００６６】
ＮＡＮＤ回路ＮＡＮＤ２１の出力は、ＮＡＮＤ回路ＮＡＮＤ２２に入力し、さらに、状態信号ｄとしてステータス管理回路３６へ出力されている。
ＮＡＮＤ回路ＮＡＮＤ２２の出力は、Ｄ型フリップフロップＦＦ２５のＤ入力端子に入力している。Ｄ型フリップフロップＦＦ２５は、Ｄ入力端子に入力する信号を、クロック信号の立ち上がりエッジでラッチし、ラッチした信号を信号ｆｌａｇ１として位相差信号生成回路３５に出力する。
【００６７】
ＮＡＮＤ回路ＮＡＮＤ２２の他方の入力には、３入力ＯＲ回路２１の出力が入力している。３入力ＯＲ回路ＯＲ２１には、上述したエッジ検出回路３２の検出信号ｇと、エッジ検出回路３３の検出信号ｈをインバータＩＮＶ２４で反転した信号と、Ｄ型フリップフロップＦＦ２６のＱ出力とが入力している。
【００６８】
３入力ＮＡＮＤ回路ＮＡＮＤ２３には、Ｄ型フリップフロップＦＦ２５のＱ出力をインバータＩＮＶ２２で反転した信号と、エッジ検出回路３３の検出信号ｈを反転した信号と、Ｄ型フリップフロップＦＦ２６のＱ出力とが入力している。この３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力は、３入力ＮＡＮＤ回路ＮＡＮＤ２５に入力し、さらに、状態信号ｃとしてステータス管理回路３６に出力されている。
【００６９】
３入力ＮＡＮＤ回路ＮＡＮＤ２５の出力は、Ｄ型フリップフロップＦＦ２６のＤ入力端子に入力している。Ｄ型フリップフロップＦＦ２６は、クロック信号の立ち上がりエッジでＤ入力端子の入力信号をラッチし、ラッチした信号を信号ｆｌａｇ２として位相差信号生成回路３５に出力する。この信号ｆｌａｇ２は、状態信号ｆとしてステータス管理回路３６に出力されている。
【００７０】
３入力ＮＡＮＤ回路ＮＡＮＤ２５の他の入力には、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力と、ＯＲ回路ＯＲ２２の出力が入力している。ＯＲ回路ＯＲ２２には、上述したＮＡＮＤ回路ＮＡＮＤ２１の出力と、Ｄ型フリップフロップＦＦ２６のＱ出力をインバータＩＮＶ２３で反転した信号が入力する。
【００７１】
３入力ＮＡＮＤ回路ＮＡＮＤ２４には、エッジ検出回路３２の検出信号ｇと、Ｄ型フリップフロップＦＦ２５のＱ出力をインバータＩＮＶ２２で反転した信号と、エッジ検出回路３３の検出信号ｈをインバータＩＮＶ２４で反転した信号とが入力する。このＮＡＮＤ回路ＮＡＮＤ２４の出力は、状態信号ｅとしてステータス管理回路３６に出力されている。
【００７２】
位相差信号生成回路３５は、排他論理和回路ＥＸＯＲ２１で構成されており、ステートマシン３４から出力される信号ｆｌａｇ１とｆｌａｇ２の排他論理和を取った信号を信号Ｃ＿ＳＩＧＮＡＬとしてトライステートバッファ１２の制御端子に出力する。
【００７３】
なお、位相差信号生成回路３５の排他論理和回路ＥＸＯＲ２１をステートマシン３４に組み入れ、それらを１つのステートマシン３４として構成しても良い。
ステータス管理回路３６のインバータＩＮＶ２５には、ステートマシン３４から出力される状態信号ｄが入力し、インバータＩＮＶ２６には、状態信号ｃが入力している。インバータＩＮＶ２５及び２６の出力は、ＯＲ回路ＯＲ２３に入力し、ＯＲ回路ＯＲ２３の出力はＮＡＮＤ回路ＮＡＮＤ２６に入力している。ＮＡＮＤ回路ＮＡＮＤ２６の出力は、ＮＡＮＤ回路ＮＡＮＤ２７に入力している。
【００７４】
ＯＲ回路ＯＲ２４には、ステートマシン３４から出力される状態信号ｅと状態信号ｆが入力し、その出力はＮＡＮＤ回路ＮＡＮＤ２７に入力している。
Ｄ型フリップフロップＦＦ２７は、ＮＡＮＤ回路ＮＡＮＤ２７の出力信号を、クロック信号の立ち上がりエッジでラッチし、ラッチしたＱ出力信号を信号Ａ＿ＳＩＧＮＡＬとしてトライステートバッファ１２の入力端子に出力する。また、Ｑ出力をＮＡＮＤ回路ＮＡＮＤ２６に出力する。
【００７５】
次に、以上のような構成の同期設計位相比較器３１の動作を、図１１のタイミングチャートを参照して説明する。
最初に、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合（比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２に対して遅れている場合）のステートマシン３１の動作を説明する。
【００７６】
この場合、エッジ検出回路３３からは、比較対象信号ＣＯＭＰ２のハイレベルの期間に、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がりエッジでローレベルとなる検出信号ｈが出力される。このときエッジ検出回路３２の検出信号ｇはローレベルとなっている。
【００７７】
エッジ検出回路３３の検出信号ｈがローレベルからハイレベルに変化すると、その信号がインバータＩＮＶ２４で反転され、ローレベルの信号として３入力ＯＲ回路ＯＲ２１に入力する。このとき、３入力ＯＲ回路ＯＲ２１の他の２つの入力はローレベルになっているので、そのときＯＲ回路ＯＲ２１の出力はローレベルに変化する。
【００７８】
ＯＲ回路ＯＲ２１の出力がローレベルに変化すると、ＮＡＮＤ回路ＮＡＮＤ２２の出がハイレベルに変化する。なお、ＮＡＮＤ回路ＮＡＮＤ２２の出力は、比較対象信号ＣＯＭＰ１、ＣＯＭＰ２の位相差がないときにはローレベルとなっている。
【００７９】
ＮＡＮＤ回路ＮＡＮＤ２２の出力はＤ型フリップフロップＦＦ２５のＤ入力端子に入力しているので、ＮＡＮＤ回路ＮＡＮＤ２２の出力がハイレベルとなると、そのハイレベルの信号がクロック信号の立ち上がりエッジでラッチされ、Ｄ型フリップフロップＦＦ２５のＱ出力がハイレベルに変化する。
【００８０】
比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差分の時間が経過して比較対象信号ＣＯＭＰ１がハイレベルに変化すると、その信号の変化がエッジ検出回路３２で検出され、検出信号ｇがハイレベルに変化する。その結果、ＮＡＮＤ回路ＮＡＮＤ２１の出力がハイレベルに変化し、ＮＡＮＤ回路ＮＡＮＤ２２の出力がローレベルに変化する。Ｄ型フリップフロップＦＦ２５のＤ入力端子の入力信号がローレベルに変化すると、そのローレベルの信号が次のクロック信号の立ち上がりエッジでラッチされ、Ｑ出力（信号ｆｌａｇ１）がローレベルに変化する。
【００８１】
すなわち、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差に応じた期間ハイレベルとなる信号ｆｌａｇ１がステートマシン３４から排他論理和回路ＥＸＯＲ２１に出力される（図１１参照）。このとき、Ｄ型フリップフロップＦＦ２６のＱ出力はローレベルを維持するので、信号ｆｌａｇ２はローレベルを維持する。
【００８２】
従って、排他論理和回路ＥＸＯＲ２１からは、図１１に示すように、比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬが出力される。このハイレベルの信号Ｃ＿ＳＩＧＮＡＬにより、トライステートバッファ１２は導通状態となる。
【００８３】
次に、上記の場合に、ステートマシン３４からステータス管理回路３６に出力される状態信号ｃ，ｄ，ｅ，ｆについて説明する。
エッジ検出回路３３の検出信号ｇが変化しても、３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力はハイレベルのまま変化しない。このとき、状態信号ｃは、図１１に示すように、ハイレベルを維持する。
【００８４】
Ｄ型フリップフロップＦＦ２５のＱ出力がハイレベルに変化すると、ＮＡＮＤ回路ＮＡＮＤ２１の出力がローレベルに変化する。このとき、状態信号ｄは、図１１に示すように、信号ｆｌａｇ１がハイレベルの期間だけローレベルとなる。
【００８５】
エッジ検出回路３３の検出信号が変化しても、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力はハイレベルのまま変化しないので、状態信号ｅは、図１１に示すように、ハイレベルの状態を維持する。
【００８６】
また、Ｄ型フリップフロップＦＦ２６のＱ出力、すなわち、信号ｆｌａｇ２はローレベルのまま変化しないので、状態信号ｆは、図１１に示すようにローレベルを維持する。
次に、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合のステータス管理回路３６の動作を説明する。
【００８７】
状態信号ｃ、ｄがハイレベルのとき、ステータス管理回路３６のＯＲ回路ＯＲ２３の出力はローレベル、ＮＡＮＤ回路ＮＡＮＤ２６の出力はハイレベルとなっている。また、状態信号ｅがハイレベルで、状態信号ｆがローレベルのとき、ＯＲ回路ＯＲ２４の出力はハイレベルになっている。このとき、Ｄ型フリップフロップＦＦ２７のＱ出力はローレベルになっている。
【００８８】
この状態で、状態信号ｄがローレベルに変化しても、ＮＡＮＤ回路ＮＡＮＤ２６の出力はハイレベルを維持するので、Ｄ型フリップフロップＦＦ２７のＱ出力である信号Ａ＿ＳＩＧＮＡＬはローレベルを維持する。
【００８９】
従って、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、図１１に示すように、ステータス管理回路３６から出力される信号Ａ＿ＳＩＧＮＡＬはローレベルとなる。
【００９０】
以上のことから、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、位相差信号生成回路３５からは、位相差に対応する期間だけハイレベルの信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力され、同時に、ステータス管理回路３６から、ローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。これにより、トライステートバッファ１２からはローレベルの信号が出力される。
【００９１】
次に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合のステートマシン３４の動作を説明する。
この場合、比較対象信号ＣＯＭＰ１のハイレベルの期間に、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がエッジでローレベルとなる検出信号ｇがエッジ検出回路３２から出力される。このとき、エッジ検出回路３３の検出信号ｈはローレベルとなっている。
【００９２】
エッジ検出回路３２の検出信号ｇがハイレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２４の入力がハイレベルに変化し、その出力がローレベルに変化する。３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力がローレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２５の出力がハイレベルに変化する。この３入力ＮＡＮＤ回路ＮＡＮＤ２５の出力は、Ｄ型フリップフロップＦＦ２６のＤ入力端子に入力しているので、そのハイレベルの信号がクロック信号の立ち上がりエッジでラッチされ、Ｄ型フリップフロップＦＦ２６のＱ出力、つまり、信号ｆｌａｇ２がハイレベルに変化する。
【００９３】
Ｄ型フリップフロップＦＦ２６のＱ出力がハイレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２３の入力が全てハイレベルとなり、その出力がローレベルとなる。そして、ＮＡＮＤ回路ＮＡＮＤ２５の出力がハイレベルとなり、Ｄ型フリップフロップＦＦ２６のＱ出力はハイレベルを維持する。
【００９４】
次に、比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差分の時間が経過して比較対象信号ＣＯＭＰ２がハイレベルに変化すると、その信号の変化がエッジ検出回路３３で検出され、検出信号ｈがハイレベルに変化する。
【００９５】
検出信号ｈがハイレベルになると、３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力がハイレベルに、ＮＡＮＤ回路ＮＡＮＤ２５の出力、つまりＤ型フリップフロップＦＦ２６のＤ入力信号がローレベルに変化し、Ｄ型フリップフロップＦＦ２６のＱ出力がローレベルとなる。これにより、信号ｆｌａｇ２がローレベルに変化する。
【００９６】
従って、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、ステートマシン３４からは、図１１に示すように、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に対応する期間ハイレベルとなる信号ｆｌａｇ２が出力される。このとき信号ｆｌａｇ１はローレベルを維持する。
【００９７】
これにより、排他論理和回路ＥＸＯＲ２１からは、図１１に示すように、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２と位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬが出力される。このハイレベルの信号Ｃ＿ＳＩＧＮＡＬによりトライステートバッファ１２は導通状態となる。
【００９８】
次に、上記の場合に、ステートマシン３４からステータス管理回路３６に出力される状態信号ｃ，ｄ，ｅ，ｆについて説明する。
最初に状態信号ｅについて説明する。エッジ検出回路３２の検出信号ｇが１クロック周期の間ハイレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力はローレベルに変化し、検出信号ｇがローレベルとなるとハイレベルに変化する。
【００９９】
従って、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力信号である状態信号ｅは、図１１に示すように、エッジ検出回路３２の検出信号ｇがハイレベルの期間だけローレベルとなる。
状態信号ｆは、上述したＤ型フリップフロップＦＦ２６の出力信号ｆｌａｇ２と同じ信号であり、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる。
【０１００】
状態信号ｃは、３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力信号と同じ信号であり、通常ハイレベルになっている。３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力は、Ｄ型フリップフロップＦＦ２６の出力信号ｆｌａｇ２がハイレベルに変化すると、ローレベルに変化する。そして、エッジ検出回路３３の検出信号ｈがハイレベルに変化したときハイレベルに変化する。また、状態信号ｄは、図１１に示すようにハイレベルを維持する。
【０１０１】
次に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合のステータス管理回路３６の動作を説明する。
状態信号ｅがローレベルに変化すると、ＯＲ回路ＯＲ２４の出力がローレベルに変化し、Ｄ型フリップフロップＦＦ２７のＤ入力信号がハイレベルに変化する。そのハイレベルの入力信号がクロック信号の立ち上がりエッジでラッチされ、Ｑ出力信号Ａ＿ＳＩＧＮＡＬがハイレベルに変化する。
【０１０２】
次に、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の時間が経過して、エッジ検出回路３３の検出信号ｈがハイレベルに変化すると、状態信号ｃがハイレベルになり、ＯＲ回路ＯＲ２３の出力がローレベルに変化する。これにより、ＮＡＮＤ回路ＮＡＮＤ２６の出力がハイレベルになる。また、ＮＡＮＤ回路ＮＡＮＤ２７の出力がローレベルに変化し、そのローレベルの信号がクロック信号の立ち上がりエッジでＤ型フリップフロップＦＦ２７にラッチされる。その結果、Ｄ型フリップフロップＦＦ２７のＱ出力信号Ａ＿ＳＩＧＮＡＬはローレベルに変化する。
【０１０３】
従って、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、ステータス管理回路３６からは、図１１に示すように、位相差に応じた期間ハイレベルとなる信号Ａ＿ＳＩＧＮＡＬが出力される。
【０１０４】
以上のことから、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、位相差信号生成回路３５から位相差に対応する期間だけハイレベルの制御信号Ｃ＿ＳＩＧＮＡＬが、トライステートバッファ１２の制御端子に出力される、また、ステータス管理回路３６からハイレベルの信号Ａ＿ＳＩＧＮＡＬが、トライステートバッファ１２の入力端子に出力される。これにより、トライステートバッファ１２からは、２つの比較対象信号の位相差に応じた期間ハイレベルとなる信号が出力される。
【０１０５】
なお、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相が一致している場合には、信号ｆｌａｇ１，ｆｌａｇ２は共にローレベルとなり、状態信号ｃ、ｄ，ｅはハイレベル、状態信号ｆはローレベルになる。
【０１０６】
従って、排他論理和回路ＥＸＯＲ２１の出力はローレベルとなり、ステータス管理回路３６の出力はローレベルとなる。よって、トライステートバッファ１２の出力はハイインピーダンスとなる。
【０１０７】
ここで、図１２の状態遷移図を参照してステートマシン３４の状態について説明する。
比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差がないときには、エッジ検出回路３２，３３から同時に検出信号ｇ、ｈが出力されるので信号ｆｌａｇ１，ｆｌａｇ２は共にローレベルを維持する。
【０１０８】
比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、比較対象信号ＣＯＭＰ２がローレベルからハイレベルに変化したとき、クロック信号の立ち上がりエッジでエッジ検出回路３３の検出信号ｈがハイレベル（”１”）に変化する。そのときエッジ検出回路３２の検出信号ｇはローレベル（”０”）のままであるので、ステートマシン３４から出力される信号ｆｌａｇ１はハイレベル、信号ｆｌａｇ２はローレベルとなる。そして、エッジ検出回路３２で比較対象信号ＣＯＭＰ１の変化が検出され、検出信号ｇがハイレベル（”１”）に変化すると、信号ｆｌａｇ１がローレベルに変化する。
【０１０９】
次に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、比較対象信号ＣＯＭＰ１がローレベルからハイレベルに変化したとき、クロック信号の立ち上がりエッジでエッジ検出回路３２の検出信号ｇがハイレベル（”１”）に変化する。そのときエッジ検出回路３３の検出信号ｇはローレベル（”０”）のままである。その結果、ステートマシン３４からは、ローレベルの信号ｆｌａｇ１と、ハイレベルの信号ｆｌａｇ２が出力される。
【０１１０】
２つの信号の位相差分の時間が経過して、エッジ検出回路３３で比較対象信号ＣＯＭＰ２の変化が検出され、検出信号ｈがハイレベル（”１”）に変化すると、信号ｆｌａｇ２がローレベルに変化する。
【０１１１】
上述した同期設計位相比較器３１によれば、論理段数の少ない回路構成で、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に対応する信号Ｃ＿ＳＩＧＮＡＬと、比較対象信号の位相の進みまたは遅れに応じてハイレベルまたはローレベルとなる信号Ａ＿ＳＩＧＮＡＬを生成し、トライステートバッファ１２に供給することができる。この同期設計位相比較器は論理回路の構成を簡素にできるので、位相比較器内部での信号遅延を少なくし、位相差の検出精度を高めることができる。さらに、トライステートバッファ１２を使用することで、チャージポンプのトランジスタに貫通電流が流れるの防止できる。これにより、回路のリーク電流を減らすことができる。
【０１１２】
本発明は、上述した実施の形態に限らず、例えば、以下のように構成しても良い。
非同期設計位相比較器及び同期設計位相比較器の回路は、実施の形態に示した回路に限らず、トライステート回路に目的の信号を供給できる回路であればどのような論理回路の構成でも良い。
【０１１３】
また、ステートマシン３４からステータス管理回路３６に出力する状態信号は４周類の信号に限らず、それより少ない信号数であっても良い。あるいは、ステートマシン３４から状態信号を供給するのではなく、ステータス管理回路３６が、エッジ検出回路３２，３３から出力される検出信号に基づいて比較対象信号の位相の進みまたは遅れを判定するようにしても良い。
【０１１４】
位相比較器が制御する回路は、トライステートバッファ１２に限らず、ハイインピーダンスを含む３つの状態を切り換えることのできる回路であれば良い。
（付記１） 第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【０１１５】
（付記２） 前記第１または第２のエッジ検出回路は、第１の比較対象信号の立ち上がりに同期したタイミングで、自己の反転出力信号を保持する第１の保持回路からなる付記１記載の位相比較器。
【０１１６】
（付記３） 上記のステータス管理回路は、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応した信号をトライステート回路の入力端子に出力する付記１または２記載の位相比較器。
【０１１７】
（付記４） 前記ステータス管理回路は、第２の比較対象信号を反転した信号と第１の比較対象信号との論理和を取る第１のＯＲ回路と、第１の比較対象信号と第２の比較対象信号の論理和を取る第２のＯＲ回路と、前記第１のＯＲ回路の出力信号を前記第２のＯＲ回路の出力信号に同期したタイミングで保持する保持回路とからなる付記１、２または３記載の位相比較回路。
【０１１８】
（付記５） 前記位相差信号生成回路は、前記第１のエッジ検出回路の検出信号と、前記第２のエッジ検出回路の検出信号に基づいて状態が決定される信号を出力する付記１乃至４のいずれか１項に記載の位相比較器。
【０１１９】
（付記６） 前記ステータス管理回路は、第１のエッジ検出回路の検出信号の反転信号と前記第２のエッジ検出回路の検出信号の論理積を取る第１のＡＮＤ回路と、前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号の反転信号の論理積を取る第２のＡＮＤ回路と、前記第１及び第２のＡＮＤ回路の出力信号の論理和を取るＯＲ回路とからなる付記１乃至５のいずれか１項に記載の位相比較器。
【０１２０】
（付記７） 第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【０１２１】
（付記８） 前記状態出力回路は、前記第１及び第２のエッジ検出回路の検出信号に基づいて、少なくとも第１及び第２の比較対象信号の位相差に応じた信号を出力する付記７記載の位相比較器。
【０１２２】
（付記９） 前記状態出力回路は、第１の比較対象信号と第２の比較対象信号との位相差がないときには、前記トライステート回路をハイインピーダンスにする信号を前記トライステートバッファの制御端子に出力し、第１の比較対象信号と第２の比較対象信号に位相差があるときには、位相差に応じた期間導通させる信号を前記トライステートバッファの制御端子に出力すると共に、前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた状態信号を前記ステータス管理回路に出力する付記７または８記載の位相比較器。
【０１２３】
（付記１０） 前記第１または第２のエッジ検出回路は、第１の比較対象信号をクロック信号に同期したタイミングで保持する第１の保持回路と、該第１の保持回路の出力信号をクロック信号に同期したタイミングで保持する第２の保持回路と、前記第１の保持回路の出力信号と、前記第２の保持回路の反転出力信号との論理積を取るＡＮＤ回路とからなる付記７、８または９記載の位相比較器。
【０１２４】
（付記１１） 前記ステータス管理回路は、前記状態出力回路から出力される状態信号に基づいて第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れを示す信号を前記トライステート回路の入力端子に出力する付記７、８、９または１０記載の位相比較器。
【０１２５】
（付記１２） 第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号に基づいて位相差に応じた信号を生成すると共に、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れを示す状態信号を生成して出力する状態出力回路と、
前記状態出力回路から出力される位相差に応じた信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
前記状態出力回路から出力される状態信号に基づいて、第１の比較対象信号の第２の比較対象信号に対する位相の進みまたは遅れを示す信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【０１２６】
（付記１３） 前記状態出力回路は、第１の比較対象信号と第２の比較対象信号との位相差がないときには、前記トライステート回路の出力をハイインピーダンスにする信号を前記トライステート回路の制御端子に出力し、第１の比較対象信号と第２の比較対象信号に位相差があるときには、前記トライステート回路を導通させる信号を前記トライステートバッファの制御端子に出力する付記１２記載の位相比較器。
【０１２７】
（付記１４） 第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【０１２８】
（付記１５） 第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【０１２９】
（付記１６） トライステート回路と、
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号を前記トライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号を前記トライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器。
【図面の簡単な説明】
【０１３０】
【図１】本発明の位相比較器の原理説明図である。
【図２】実施の形態の位相比較器を示す図である。
【図３】位相比較器のタイミングチャートである。
【図４】トライステートバッファの一例を示す図である。
【図５】非同期設計位相比較器の回路ブロック図である。
【図６】非同期設計位相比較器の回路図である。
【図７】非同期設計位相比較器のタイミングチャートである。
【図８】同期設計位相比較器の回路ブロック図である。
【図９】比較対象信号とトライステートバッファの出力を示す図である。
【図１０】同期設計位相比較器の回路図である。
【図１１】同期設計位相比較器のタイミングチャートである。
【図１２】ステートマシンの状態遷移図である。
【図１３】従来の位相比較器の回路図である。
【符号の説明】
【０１３１】
１ 第１のエッジ検出回路
２ 第２のエッジ検出回路
３ 状態出力回路
４ ステータス管理回路
５ トライステート回路
１１，２１、３１ 位相比較器
１２ トライステートバッファ
２２、２３ エッジ検出フラグ生成回路
２４ 位相差信号生成回路
２５ ステータス管理回路
３２，３３ エッジ検出回路
３４ ステートマシン
３５ 位相差信号生成回路
３６ ステータス管理回路
【技術分野】
【０００１】
本発明は、位相比較器及びその位相比較器が搭載された半導体装置に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路では、基準周波数信号と制御対象信号の位相差を検出する位相比較器と、その位相比較器から出力されるＵＰ信号、ＤＯＷＮ信号により直列に接続されたトランジスタがオン、オフされるチャージポンプと、ローパスフィルタ等が用いられる。
【０００３】
特許文献１には、上記のＰＬＬ回路において、周波数位相比較器の出力パルスの幅を検出するパルス幅検出回路を設け、さらにチャージポンプのｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを２個並列に接続して、チャージポンプのドライブ能力を大きくすることが記載されている。
【０００４】
また、特許文献２の発明は、上記特許文献１の発明を改良したものであり、位相誤差信号により出力電流特性を制御するものである。
特許文献３には、従来、２個の位相比較器を使用していたものを、２つの比較入力信号を切り換える回路を設けることで１つの位相比較器で電圧制御発振器の出力信号との位相差を検出できるようにすることが記載されている。
【０００５】
図１３は、特許文献３の発明の位相比較器の回路を簡略化した回路である。以下、この位相比較器のＵＰ信号とＤＯＷＮ信号を生成する回路について説明する。
Ｄ型フリップフロップＦＦ１のクロック端子に比較対象信号Ａが入力し、Ｄ型フリップフロップＦＦ２のクロック端子に比較対象信号Ｂが入力している。
【０００６】
比較対象信号Ａがクロック信号として入力するＤ型フリップフロップＦＦ１の反転Ｑ出力（以下、Ｑバー出力という）とＤ型フリップフロップＦＦ２のＱバー出力は、ＯＲゲートＯＲ１に入力し、その出力はＯＲゲートＯＲ２に入力している。そして、そのＯＲゲートＯＲ２の出力と、Ｄ型フリップフロップＦＦ１の出力ＱとがＡＮＤゲートＡＮＤ１に入力している。このＡＮＤゲートＡＮＤ１の出力信号は、チャージポンプの電源側のトランジスタをオンさせるＵＰ信号として出力される。
【０００７】
比較対象信号Ｂがクロック信号として入力するＤ型フリップフロップＦＦ２のＱ出力は、ＡＮＤゲートＡＮＤ２に入力し、そのＡＮＤゲートＡＮＤ２の他方の入力端子には、上述したＯＲゲートＯＲ２の出力信号が入力している。このＡＮＤゲートＡＮＤ２の出力信号は、チャージポンプの接地側のトランジスタをオンさせるＤＯＷＮ信号として出力される。
【０００８】
ところで、図１３に示すようなＵＰ信号とＤＯＷＮ信号を出力する非同期式の位相比較器を半導体集積回路上に形成した場合、位相比較器を構成する論理回路の配線長によりＵＰ信号またはＤＯＷＮ信号に遅延が生じ、チャージポンプの２個のトランジスタを同時にオンさせるような信号が出力され、２個のトランジスタに貫通電流が流れる可能性がある。貫通電流が流れると半導体集積回路のリーク電流が増加することになる。
【０００９】
また、図１３に示す位相比較器は、比較対象信号ＡがＤ型フリップフロップＦＦ１と、２個のＯＲゲートＯＲ１、ＯＲ２と、ＡＮＤゲート１を通ってＵＰ信号として出力されており、論理回路の段数が多いために遅延時間が大きくなっている。位相比較器内部の遅延時間が増加すると、位相差の検出精度が低下しＰＬＬ回路のロックタイムが長くなる。
【特許文献１】特開平４−２４１５２０号公報
【特許文献２】特開２００１−７６９９号公報
【特許文献３】特開平３−１０１５１７号公報（特公平７−３６５１５）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、位相比較器の位相差の検出精度を高めることである。また、他の課題は、出力側のチャージポンプ等の貫通電流を減らすことである。
【課題を解決するための手段】
【００１１】
本発明の位相比較器は、第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とを備える。
【００１２】
例えば、第１及び第２のエッジ検出回路は、図５のエッジ検出フラグ生成回路２２に対応する。また、位相差信号生成回路は、図５の位相差信号生成回路２４に対応し、ステータス管理回路は、図５のステータス管理回路２５に対応する。
【００１３】
この発明によれば、位相比較器の回路を簡素化することで回路内部での信号の遅延を少なくし、比較対象信号の位相差の検出精度を高めることができる。
また、トライステート回路を出力側に使用することで貫通電流を減らし、回路のリーク電流を少なくできる。
【００１４】
上記の位相比較器の他の態様は、前記第１または第２のエッジ検出回路は、第１の比較対象信号の立ち上がりに同期したタイミングで、自己の反転出力信号を保持する保持回路からなる。例えば、保持回路は、図５のＤ型フリップフロップＦＦ１１に対応する。
【００１５】
このように構成することで、比較対象信号の立ち上がりエッジに同期した信号を生成することができる。
上記のステータス管理回路は、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応した信号をトライステート回路の入力端子に出力する。
【００１６】
このように構成することで、例えば、第１の比較対象信号の位相が第２の比較対象信号の位相に対して進んでいるか、あるいは遅れているかを示す信号を出力することができる。
【００１７】
上記の位相比較器の他の態様は、前記ステータス管理回路は、第２の比較対象信号を反転した信号と第１の比較対象信号との論理和を取る第１のＯＲ回路と、第１の比較対象信号と第２の比較対象信号の論理和を取る第２のＯＲ回路と、前記第１のＯＲ回路の出力信号を前記第２のＯＲ回路の出力信号に同期したタイミングで保持する保持回路とからなる。
【００１８】
このように構成することで、簡単な回路構成でステータス管理回路を構成できる。
上記の位相比較器の他の態様は、前記位相差信号生成回路は、前記第１のエッジ検出回路の検出信号の立ち上がりと前記第２のエッジ検出回路の検出信号の立ち上がりに同期して信号の状態が変化する信号を出力する。
【００１９】
このように構成することで、第１の比較対象信号と第２の比較対象信号の位相差に応じた信号を生成することができる。
上記の位相比較器の他の態様は、前記ステータス管理回路は、第１のエッジ検出回路の検出信号の反転信号と前記第２のエッジ検出回路の検出信号の論理積を取る第１のＡＮＤ回路と、前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号の反転信号の論理積を取る第２のＡＮＤ回路と、前記第１及び第２のＡＮＤ回路の出力信号の論理和を取るＯＲ回路とからなる。
【００２０】
このように構成することで、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号を生成することができる。
図１は、本発明の他の位相比較器の原理説明図である。図１において、第１のエッジ検出回路１は、第１の比較対象信号をクロック信号に同期したタイミングで検出し、第２のエッジ検出回路２は、第２の比較対象信号をクロック信号に同期したタイミングで検出する。状態出力回路３は、前記第１及び第２のエッジ検出回路１，２の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路５の制御端子に出力する。ステータス管理回路４は、前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路５の入力端子に出力する。
【００２１】
例えば、第１及び第２のエッジ検出回路１，２は、図８のエッジ検出回路３２，３３に対応し、状態出力回路３は、図８のステートマシン３４及び位相差信号生成回路３５に対応し、ステータス管理回路４は、図８のステータス管理回路３６に対応し、トライステート回路５は、図８のトライステートバッファ１２に対応する。
【００２２】
この発明によれば、同期設計の位相比較器において、位相比較器の回路を簡素化して回路内部の信号の遅延を少なし、比較対象信号の位相差の検出精度を高めることができる。また、トライステート回路を出力側に使用することで貫通電流を減らし、回路のリーク電流を少なくできる。
【００２３】
上記の発明の他の態様は、前記状態出力回路は、前記第１及び第２のエッジ検出回路の検出信号に基づいて、少なくとも第１及び第２の比較対象信号の位相差に応じた信号を出力する。
【００２４】
このように構成することで、第１及び第２の比較対象信号の位相差に応じた信号を出力することができる。
上記の発明の他の態様は、前記状態出力回路は、第１の比較対象信号と第２の比較対象信号との位相差がないときには、前記トライステート回路をハイインピーダンスにする信号を前記トライステートバッファの制御端子に出力し、第１の比較対象信号と第２の比較対象信号に位相差があるときには、位相差に応じた期間導通させる信号を前記トライステートバッファの制御端子に出力すると共に、前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた状態信号を前記ステータス管理回路に出力する。
【００２５】
このように構成することで、第１及び第２の比較対象信号の位相差に応じた期間トライステート回路を導通状態にし、位相差がないときには、トライステート回路をハイインピーダンスの状態に設定できる。これにより、トライステート回路のリーク電流を少なくできる。
【発明の効果】
【００２６】
本発明によれば、位相比較器の回路を簡素化することで内部の信号の遅延を減らし、比較対象信号の位相差の検出精度を高めることができる。また、トライステート回路を出力側に使用することで貫通電流を減らし、回路のリーク電流を少なくできる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面を参照して説明する。図２は、実施の形態の位相比較器１１と３stateバッファ（トライステートバッファ）１２を示す図である。
この位相比較器１１は、例えば、電圧制御発振器等の発振周波数を制御するＰＬＬ（Phase Locked Loop）回路に用いられ、半導体集積回路上に形成される。
【００２８】
図２において、位相比較器１１は、比較対象信号ＣＯＭＰ１（第１の比較対象信号に対応する）と、比較対象信号ＣＯＭＰ２（第２の比較対象信号に対応する）と、クロック信号（ＣＬＫ）と、リセット信号（ＲＥＳＥＴ）の入力端子を有する。また、位相比較器１１は、トライステートバッファ１２の制御端子に信号Ｃ＿ＳＩＧＮＡＬを供給する出力端子と、トライステートバッファ１２の入力端子に信号Ａ＿ＳＩＧＮＡＬを供給する出力端子とを有する。
【００２９】
この位相比較器１１の機能を、図３のタイミングチャートを参照して説明する。
比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、位相比較器１１から、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間ハイレベルの信号Ｃ＿ＳＩＧＮＡＬ（コントロール入力）がトライステートバッファ１２の制御端子に出力される。このとき、位相比較器１１か、ハイレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００３０】
従って、信号Ｃ＿ＳＩＧＮＡＬがハイレベルの期間、トライステートバッファ１２は導通状態となり、その間出力端子からハイレベルの信号が出力される。
他方、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、位相比較器１１から位相差分の期間ハイレベルの信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。このとき、位相比較器１１から、ローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００３１】
従って、信号Ｃ＿ＳＩＧＮＡＬがハイレベルの期間、トライステートバッファ１２は導通状態となり、その間トライステートバッファ１２の出力端子からローレベルの信号が出力される。
【００３２】
なお、信号Ｃ＿ＳＩＧＮＡＬがローレベルの間は、トライステートバッファ１２の出力はハイインピーダンスとなる。
次に、図４は、トライステートバッファ１２の一例を示す図である。図４において、位相比較器１１から出力される信号Ａ＿ＳＩＧＮＡＬは、電源ＶＤＤと接地間に直列に接続されたｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２のゲートに入力されている。ｐチャネルＭＯＳトランジスタＴＲ１とｎチャネルＭＯＳトランジスタＴＲ２の接続点は、次段のｐチャネルＭＯＳトランジスタＴＲ３とｎチャネルＭＯＳトランジスタＴＲ４のゲートに接続されている。
【００３３】
このｐチャネルＭＯＳトランジスタＴＲ３とｎチャネルＭＯＳトランジスタＴＲ４の接続点は、並列に接続されたｎチャネルＭＯＳトランジスタＴＲ５のドレインとｐチャネルＭＯＳトランジスタＴＲ６のソースに接続されている。そして、位相比較器１１から出力される信号Ｃ＿ＳＩＧＮＡＬが、ｐチャネルＭＯＳトランジスタＴＲ５のゲートに供給され、その信号をインバータＩＮＶ１で反転した信号がｐチャネルＭＯＳトランジスタＴＲ６のゲートに供給されている。
【００３４】
従って、信号Ｃ＿ＳＩＧＮＡＬがハイレベルで、かつ信号Ａ＿ＳＩＧＮＡＬがハイレベルの期間、期待値出力としてハイレベルの信号が出力され、信号Ｃ＿ＳＩＧＮＡＬがローレベルとなると、期待値出力はハイインピーダンスとなる。また、信号Ｃ＿ＳＩＧＮＡＬがハイレベルで、かつ信号Ａ＿ＳＩＧＮＡＬがローレベルの期間、期待値出力としてローレベルの信号が出力される。
【００３５】
次に、図５は、非同期設計位相比較器２１の回路ブロック図である。図５において、エッジ検出フラグ生成回路２２は、比較対象信号ＣＯＭＰ１の立ち上がりエッジを検出し、比較対象信号ＣＯＭＰ１の立ち上がりに同期した検出信号を位相差信号生成回路２４に出力する。
【００３６】
エッジ検出フラグ生成回路２３は、比較対象信号ＣＯＭＰ２の立ち上がりエッジを検出し、比較対象信号ＣＯＭＰ２の立ち上がりに同期した検出信号を位相差信号生成回路２４に出力する。
【００３７】
位相差信号生成回路２４は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬをトライステートバッファ１２の制御端子に出力する。
【００３８】
ステータス管理回路２５は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２と一方の信号を基準とした位相の進みまたは遅れに応じた信号Ａ＿ＳＩＧＮＡＬを、トライステートバッファ１２の入力端子に出力する。
【００３９】
次に、図６は、非同期設計位相比較器２１の回路の一例を示す図である。
エッジ検出フラグ生成回路２２は、Ｄ入力端子が反転出力（以下、Ｑバー出力という）に接続されたＤ型フリップフロップＦＦ１１からなる。このＤ型フリップフロップＦＦ１１のクロック端子には比較対象信号ＣＯＭＰ１が入力している。
【００４０】
エッジ検出フラグ生成回路２３は、Ｄ入力端子がＱバー出力に接続されたＤ型フリップフロップＦＦ１２からなる。このＤ型フリップフロップＦＦ１２のクロック端子には比較対象信号ＣＯＭＰ２が入力している。
【００４１】
位相差信号生成回路２４は、２個のＡＮＤ回路ＡＮＤ１１，１２と、それらのＡＮＤ回路１１，１２の出力が入力されるＯＲ回路ＯＲ１１とからなる。ＡＮＤ回路ＡＮＤ１１には、Ｄ型フリップフロップＦＦ１１のＱバー出力（以下、Ｑ１バー出力という）と、Ｄ型フリップフロップＦＦ１２のＱ出力（以下、Ｑ２出力という）が入力している。また、ＡＮＤ回路ＡＮＤ１２には、Ｄ型フリップフロップＦＦ１２のＱバー出力（Ｑ２バー出力）と、Ｄ型フリップフロップＦＦ１１のＱ出力（Ｑ１出力）が入力している。そして、ＯＲ回路ＯＲ１１から、それらの信号の論理和を取った信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。
【００４２】
ステータス管理回路２５は、インバータＩＮＶ１１と２個のＯＲ回路ＯＲ１２、ＯＲ１３と、Ｄ型フリップフロップＦＦ１３とからなる。
ＯＲ回路ＯＲ１２は、比較対象信号ＣＯＭＰ２をインバータＩＮＶ１１で反転した信号と、比較対象信号ＣＯＭＰ１との論理和を取った信号をＤ型フリップフロップＦＦ１３のＤ入力端子に出力する。また、ＯＲ回路ＯＲ１３は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の論理和を取った信号をＤ型フリップフロップＦＦ１３のクロック端子に供給する。Ｄ型フリップフロップＦＦ１３は、Ｄ入力端子に入力するＯＲ回路ＯＲ１２の出力信号を、ＯＲ回路ＯＲ１３の出力信号の立ち上がりに同期したタイミングでラッチし、ラッチした信号を信号Ａ＿ＳＩＧＮＡＬとしてトライステートバッファ１２の入力端子に出力する。
【００４３】
ここで、図６の非同期設計位相比較器２１の回路動作を、図７のタイミングチャートを参照して説明する。なお、図７には、従来の位相比較器から出力されるＵＰ信号とＤＯＷＮ信号も併せて示してある。従来の位相比較器では、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相に対して進んでいるときには、ＵＰ信号が出力され、遅れているときにはＤＯＷＮ信号が出力される。
【００４４】
最初に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合の非同期設計位相比較器２１の動作を説明する。
初期状態において、エッジ検出フラグ生成回路２２のＤ型フリップフロップＦＦ１１のＱ１出力がローレベルに設定されているとすると、クロック端子に供給される比較対象信号ＣＯＭＰ１の立ち上がりエッジで、Ｑ１出力はハイレベルに変化し、比較対象信号ＣＯＭＰ１の次の立ち上がりエッジでローレベルに変化する。
【００４５】
同様に、初期状態において、Ｄ型フリップフロップＦＦ１２のＱ２出力がローレベルに設定されているとすると、クロック端子に供給される比較対象信号ＣＯＭＰ２の立ち上がりエッジで、Ｑ２出力はハイレベルに変化し、比較対象信号ＣＯＭＰ２の次の立ち上がりエッジでローレベルとなる。
【００４６】
ＡＮＤ回路ＡＮＤ１２の出力は、Ｄ型フリップフロップＦＦ１１のＱ１出力がハイレベルで、かつＤ型フリップフロップＦＦ２のＱ２バー出力がハイレベルの期間のみハイレベルとなる。よって、ＯＲ回路１１から出力される信号Ｃ＿ＳＩＧＮＡＬは、図７に示すように、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間ハイレベルとなる信号となる。
【００４７】
このとき、ステータス管理回路２５のＯＲ回路ＯＲ１２の出力は、比較対象信号ＣＯＭＰ１がハイレベルであるのでハイレベルとなり、そのハイレベルの信号がＤ型フリップフロップＦＦ１３のＤ入力端子に出力される。このとき、ＯＲ回路ＯＲ１３の出力は、比較対象信号ＣＯＭＰ１の立ち上がりエッジでハイレベルとなり、その信号がＤ型フリップフロップＦＦ１３のクロック端子に出力される。
【００４８】
よって、ステータス管理回路２５のＤ型フリップフロップＦＦ１３のＱ出力からは、ハイレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００４９】
従って、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相に対して進んでいる場合には、図７に示すように、位相比較器２１からハイレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力され、かつ比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間だけハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に供給される。これにより、信号Ｃ＿ＳＩＧＮＡＬがハイレベルの期間だけトライステートバッファ１２の出力はハイレベル、つまり電源電位となる。トライステートバッファ１２の出力が電源電位となると、例えば、トライステートバッファ１２に接続されるＰＬＬ回路のコンデンサがチャージされる。その後、信号Ｃ＿ＳＩＧＮＡＬがローレベルとなると、トライステートバッファ１２の出力はハイインピーダンスとなる。
【００５０】
次に、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相に対して進んでいる場合（比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より遅れている場合）について説明する。
【００５１】
この場合、Ｄ型フリップフロップＦＦ１２のＱ２出力は、比較対象信号ＣＯＭＰ２の立ち上がりエッジでハイレベルとなり、比較対象信号ＣＯＭＰ２の次の立ち上がりエッジでローレベルとなる。一方、Ｄ型フリップフロップＦＦ１１のＱ１バー出力は、比較対象信号ＣＯＭＰ１の立ち上がりエッジでローレベルとなる。
【００５２】
従って、位相差信号生成回路２４からは、比較対象信号ＣＯＭＰ２の立ち上がりエッジでハイレベルとなり、比較対象信号ＣＯＭＰ１の立ち上がりエッジでローレベルとなる信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。
【００５３】
このとき、ステータス管理回路３５のＤ型フリップフロップＦＦ１３のＤ入力はローレベルであるので、比較対象信号ＣＯＭＰ２の立ち上がりエッジに同期して、Ｄ入力信号がラッチされる。そして、そのローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。
【００５４】
従って、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、図７に示すように、位相比較器２１からローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力され、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の期間だけハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力される。よって、位相差分の期間だけトライステートバッファ１２の出力はローレベル、つまり接地電位となる。これにより、例えば、トライステートバッファ１２に接続されるＰＬＬ回路のコンデンサがディスチャージされる。そして、信号Ｃ＿ＳＩＧＮＡＬがローレベルとなると、トライステートバッファ１２の出力はハイインピーダンスとなる。
【００５５】
上述した非同期設計位相比較器によれば、回路構成を簡素にし、論理回路での信号の遅延を少なくできるので、比較対象信号の位相差の検出精度を高めることができる。また、出力側にトライステートバッファ１２を用いることで貫通電流が流れるのを防止できる。
【００５６】
次に、図８は、同期設計位相比較器３１の回路ブロック図である。図８において、エッジ検出回路３２は、比較対象信号ＣＯＭＰ１をクロック信号に同期したタイミングで検出し、検出信号をステートマシン３４に出力する。
【００５７】
エッジ検出回路３３は、比較対象信号ＣＯＭＰ２をクロック信号に同期したタイミングで検出し、検出信号をステートマシン３４に出力する。
ステートマシン３４は、エッジ検出回路３２から出力される検出信号に基づいて比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた信号を位相差信号生成回路３５に出力すると共に、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相の進みまたは遅れを示す状態信号をステータス管理回路３６に出力する。
【００５８】
ステータス管理回路３６は、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の信号位相の進みまたは遅れに応じてハイレベルまたはローレベルとなる信号Ａ＿ＳＩＧＮＡＬをトライステートバッファ１２の入力端子に出力する。
【００５９】
図９は、比較対象信号ＣＯＭＰ１、ＣＯＭＰ２と、トライステートバッファ１２の出力を示す図である。
比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、図９に示すように、比較対象信号ＣＯＭＰ１がハイレベルの期間で、かつクロック信号ＣＬＫの立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がハイレベル（電源電位）となる。そして、比較対象信号ＣＯＭＰ２がハイレベルの期間で、クロック信号の立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がハイインピーダンスとなる。
【００６０】
また、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より遅れている場合には、図９に示すように比較対象信号ＣＯＭＰ２がハイレベルの期間で、かつクロック信号の立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がローレベル（接地電位）となる。そして、比較対象信号ＣＯＭＰ１がハイレベルの期間で、かつクロック信号の立ち上がりエッジに同期したタイミングで、トライステートバッファ１２の出力がハイインピーダンスとなる。
【００６１】
次に、図１０は、同期設計位相比較器３１の回路図である。図１０において、エッジ検出回路３２は、比較対象信号ＣＯＭＰ１がＤ入力端子に入力するＤ型フリップフロップＦＦ２１と、そのＤ型フリップフロップＦＦ２１のＱ出力がＤ入力端子に入力するＤ型フリップフロップＦＦ２２と、Ｄ型フリップフロップＦＦ２１のＱ出力とＤ型フリップフロップＦＦ２２のＱバー出力とが入力するＡＮＤ回路ＡＮＤ２１とからなる。
【００６２】
このエッジ検出回路３２のＤ型フリップフロップＦＦ２１は、比較対象信号ＣＯＭＰ１をクロック信号ＣＬＫの立ち上がりエッジでラッチする。Ｄ型フリップフロップＦＦ２２は、そのラッチした信号をクロック信号の次の立ち上がりエッジでラッチする。ＡＮＤ回路ＡＮＤ２１は、Ｄ型フリップフロップＦＦ２１のＱ出力と、Ｄ型フリップフロップＦＦ２２のＱバー出力の論理積を取った信号を検出信号ｇとして出力する。
【００６３】
従って、ＡＮＤ回路ＡＮＤ２１からは、比較対象信号ＣＯＭＰ１がハイレベルとなったとき、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がりエッジでローレベルとなる検出信号ｇが出力される。
【００６４】
エッジ検出回路３２は、エッジ検出回路３２と同一の回路で構成されており、２個のＤ型フリップフロップＦＦ２３、ＦＦ２４と、ＡＮＤ回路ＡＮＤ２２からなる。
このエッジ検出回路３３のＡＮＤ回路ＡＮＤ２２からは、比較対象信号ＣＯＭＰ２がハイレベルとなったとき、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がりエッジでローレベルとなる検出信号ｈが出力される。
【００６５】
エッジ検出回路３２の検出信号ｇは、ステートマシン３４のＯＲ回路ＯＲ２１と、インバータＩＮＶ２１と、３入力ＮＡＮＤ回路ＮＡＮＤ２４に入力している。
ＮＡＮＤ回路ＮＡＮＤ２１の一方の入力にはインバータ２１の出力が入力し、他方の入力には、Ｄ型フリップフロップＦＦ２５のＱ出力が入力している。このＤ型フリップフロップＦＦ２５のＱ出力はインバータＩＮＶ２２を介して３入力ＮＡＮＤ回路ＮＡＮＤ２３及びＮＡＮＤ２４にも入力している。
【００６６】
ＮＡＮＤ回路ＮＡＮＤ２１の出力は、ＮＡＮＤ回路ＮＡＮＤ２２に入力し、さらに、状態信号ｄとしてステータス管理回路３６へ出力されている。
ＮＡＮＤ回路ＮＡＮＤ２２の出力は、Ｄ型フリップフロップＦＦ２５のＤ入力端子に入力している。Ｄ型フリップフロップＦＦ２５は、Ｄ入力端子に入力する信号を、クロック信号の立ち上がりエッジでラッチし、ラッチした信号を信号ｆｌａｇ１として位相差信号生成回路３５に出力する。
【００６７】
ＮＡＮＤ回路ＮＡＮＤ２２の他方の入力には、３入力ＯＲ回路２１の出力が入力している。３入力ＯＲ回路ＯＲ２１には、上述したエッジ検出回路３２の検出信号ｇと、エッジ検出回路３３の検出信号ｈをインバータＩＮＶ２４で反転した信号と、Ｄ型フリップフロップＦＦ２６のＱ出力とが入力している。
【００６８】
３入力ＮＡＮＤ回路ＮＡＮＤ２３には、Ｄ型フリップフロップＦＦ２５のＱ出力をインバータＩＮＶ２２で反転した信号と、エッジ検出回路３３の検出信号ｈを反転した信号と、Ｄ型フリップフロップＦＦ２６のＱ出力とが入力している。この３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力は、３入力ＮＡＮＤ回路ＮＡＮＤ２５に入力し、さらに、状態信号ｃとしてステータス管理回路３６に出力されている。
【００６９】
３入力ＮＡＮＤ回路ＮＡＮＤ２５の出力は、Ｄ型フリップフロップＦＦ２６のＤ入力端子に入力している。Ｄ型フリップフロップＦＦ２６は、クロック信号の立ち上がりエッジでＤ入力端子の入力信号をラッチし、ラッチした信号を信号ｆｌａｇ２として位相差信号生成回路３５に出力する。この信号ｆｌａｇ２は、状態信号ｆとしてステータス管理回路３６に出力されている。
【００７０】
３入力ＮＡＮＤ回路ＮＡＮＤ２５の他の入力には、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力と、ＯＲ回路ＯＲ２２の出力が入力している。ＯＲ回路ＯＲ２２には、上述したＮＡＮＤ回路ＮＡＮＤ２１の出力と、Ｄ型フリップフロップＦＦ２６のＱ出力をインバータＩＮＶ２３で反転した信号が入力する。
【００７１】
３入力ＮＡＮＤ回路ＮＡＮＤ２４には、エッジ検出回路３２の検出信号ｇと、Ｄ型フリップフロップＦＦ２５のＱ出力をインバータＩＮＶ２２で反転した信号と、エッジ検出回路３３の検出信号ｈをインバータＩＮＶ２４で反転した信号とが入力する。このＮＡＮＤ回路ＮＡＮＤ２４の出力は、状態信号ｅとしてステータス管理回路３６に出力されている。
【００７２】
位相差信号生成回路３５は、排他論理和回路ＥＸＯＲ２１で構成されており、ステートマシン３４から出力される信号ｆｌａｇ１とｆｌａｇ２の排他論理和を取った信号を信号Ｃ＿ＳＩＧＮＡＬとしてトライステートバッファ１２の制御端子に出力する。
【００７３】
なお、位相差信号生成回路３５の排他論理和回路ＥＸＯＲ２１をステートマシン３４に組み入れ、それらを１つのステートマシン３４として構成しても良い。
ステータス管理回路３６のインバータＩＮＶ２５には、ステートマシン３４から出力される状態信号ｄが入力し、インバータＩＮＶ２６には、状態信号ｃが入力している。インバータＩＮＶ２５及び２６の出力は、ＯＲ回路ＯＲ２３に入力し、ＯＲ回路ＯＲ２３の出力はＮＡＮＤ回路ＮＡＮＤ２６に入力している。ＮＡＮＤ回路ＮＡＮＤ２６の出力は、ＮＡＮＤ回路ＮＡＮＤ２７に入力している。
【００７４】
ＯＲ回路ＯＲ２４には、ステートマシン３４から出力される状態信号ｅと状態信号ｆが入力し、その出力はＮＡＮＤ回路ＮＡＮＤ２７に入力している。
Ｄ型フリップフロップＦＦ２７は、ＮＡＮＤ回路ＮＡＮＤ２７の出力信号を、クロック信号の立ち上がりエッジでラッチし、ラッチしたＱ出力信号を信号Ａ＿ＳＩＧＮＡＬとしてトライステートバッファ１２の入力端子に出力する。また、Ｑ出力をＮＡＮＤ回路ＮＡＮＤ２６に出力する。
【００７５】
次に、以上のような構成の同期設計位相比較器３１の動作を、図１１のタイミングチャートを参照して説明する。
最初に、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合（比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２に対して遅れている場合）のステートマシン３１の動作を説明する。
【００７６】
この場合、エッジ検出回路３３からは、比較対象信号ＣＯＭＰ２のハイレベルの期間に、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がりエッジでローレベルとなる検出信号ｈが出力される。このときエッジ検出回路３２の検出信号ｇはローレベルとなっている。
【００７７】
エッジ検出回路３３の検出信号ｈがローレベルからハイレベルに変化すると、その信号がインバータＩＮＶ２４で反転され、ローレベルの信号として３入力ＯＲ回路ＯＲ２１に入力する。このとき、３入力ＯＲ回路ＯＲ２１の他の２つの入力はローレベルになっているので、そのときＯＲ回路ＯＲ２１の出力はローレベルに変化する。
【００７８】
ＯＲ回路ＯＲ２１の出力がローレベルに変化すると、ＮＡＮＤ回路ＮＡＮＤ２２の出がハイレベルに変化する。なお、ＮＡＮＤ回路ＮＡＮＤ２２の出力は、比較対象信号ＣＯＭＰ１、ＣＯＭＰ２の位相差がないときにはローレベルとなっている。
【００７９】
ＮＡＮＤ回路ＮＡＮＤ２２の出力はＤ型フリップフロップＦＦ２５のＤ入力端子に入力しているので、ＮＡＮＤ回路ＮＡＮＤ２２の出力がハイレベルとなると、そのハイレベルの信号がクロック信号の立ち上がりエッジでラッチされ、Ｄ型フリップフロップＦＦ２５のＱ出力がハイレベルに変化する。
【００８０】
比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差分の時間が経過して比較対象信号ＣＯＭＰ１がハイレベルに変化すると、その信号の変化がエッジ検出回路３２で検出され、検出信号ｇがハイレベルに変化する。その結果、ＮＡＮＤ回路ＮＡＮＤ２１の出力がハイレベルに変化し、ＮＡＮＤ回路ＮＡＮＤ２２の出力がローレベルに変化する。Ｄ型フリップフロップＦＦ２５のＤ入力端子の入力信号がローレベルに変化すると、そのローレベルの信号が次のクロック信号の立ち上がりエッジでラッチされ、Ｑ出力（信号ｆｌａｇ１）がローレベルに変化する。
【００８１】
すなわち、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差に応じた期間ハイレベルとなる信号ｆｌａｇ１がステートマシン３４から排他論理和回路ＥＸＯＲ２１に出力される（図１１参照）。このとき、Ｄ型フリップフロップＦＦ２６のＱ出力はローレベルを維持するので、信号ｆｌａｇ２はローレベルを維持する。
【００８２】
従って、排他論理和回路ＥＸＯＲ２１からは、図１１に示すように、比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬが出力される。このハイレベルの信号Ｃ＿ＳＩＧＮＡＬにより、トライステートバッファ１２は導通状態となる。
【００８３】
次に、上記の場合に、ステートマシン３４からステータス管理回路３６に出力される状態信号ｃ，ｄ，ｅ，ｆについて説明する。
エッジ検出回路３３の検出信号ｇが変化しても、３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力はハイレベルのまま変化しない。このとき、状態信号ｃは、図１１に示すように、ハイレベルを維持する。
【００８４】
Ｄ型フリップフロップＦＦ２５のＱ出力がハイレベルに変化すると、ＮＡＮＤ回路ＮＡＮＤ２１の出力がローレベルに変化する。このとき、状態信号ｄは、図１１に示すように、信号ｆｌａｇ１がハイレベルの期間だけローレベルとなる。
【００８５】
エッジ検出回路３３の検出信号が変化しても、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力はハイレベルのまま変化しないので、状態信号ｅは、図１１に示すように、ハイレベルの状態を維持する。
【００８６】
また、Ｄ型フリップフロップＦＦ２６のＱ出力、すなわち、信号ｆｌａｇ２はローレベルのまま変化しないので、状態信号ｆは、図１１に示すようにローレベルを維持する。
次に、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合のステータス管理回路３６の動作を説明する。
【００８７】
状態信号ｃ、ｄがハイレベルのとき、ステータス管理回路３６のＯＲ回路ＯＲ２３の出力はローレベル、ＮＡＮＤ回路ＮＡＮＤ２６の出力はハイレベルとなっている。また、状態信号ｅがハイレベルで、状態信号ｆがローレベルのとき、ＯＲ回路ＯＲ２４の出力はハイレベルになっている。このとき、Ｄ型フリップフロップＦＦ２７のＱ出力はローレベルになっている。
【００８８】
この状態で、状態信号ｄがローレベルに変化しても、ＮＡＮＤ回路ＮＡＮＤ２６の出力はハイレベルを維持するので、Ｄ型フリップフロップＦＦ２７のＱ出力である信号Ａ＿ＳＩＧＮＡＬはローレベルを維持する。
【００８９】
従って、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、図１１に示すように、ステータス管理回路３６から出力される信号Ａ＿ＳＩＧＮＡＬはローレベルとなる。
【００９０】
以上のことから、比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、位相差信号生成回路３５からは、位相差に対応する期間だけハイレベルの信号Ｃ＿ＳＩＧＮＡＬがトライステートバッファ１２の制御端子に出力され、同時に、ステータス管理回路３６から、ローレベルの信号Ａ＿ＳＩＧＮＡＬがトライステートバッファ１２の入力端子に出力される。これにより、トライステートバッファ１２からはローレベルの信号が出力される。
【００９１】
次に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合のステートマシン３４の動作を説明する。
この場合、比較対象信号ＣＯＭＰ１のハイレベルの期間に、クロック信号の立ち上がりエッジでハイレベルとなり、次のクロック信号の立ち上がエッジでローレベルとなる検出信号ｇがエッジ検出回路３２から出力される。このとき、エッジ検出回路３３の検出信号ｈはローレベルとなっている。
【００９２】
エッジ検出回路３２の検出信号ｇがハイレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２４の入力がハイレベルに変化し、その出力がローレベルに変化する。３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力がローレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２５の出力がハイレベルに変化する。この３入力ＮＡＮＤ回路ＮＡＮＤ２５の出力は、Ｄ型フリップフロップＦＦ２６のＤ入力端子に入力しているので、そのハイレベルの信号がクロック信号の立ち上がりエッジでラッチされ、Ｄ型フリップフロップＦＦ２６のＱ出力、つまり、信号ｆｌａｇ２がハイレベルに変化する。
【００９３】
Ｄ型フリップフロップＦＦ２６のＱ出力がハイレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２３の入力が全てハイレベルとなり、その出力がローレベルとなる。そして、ＮＡＮＤ回路ＮＡＮＤ２５の出力がハイレベルとなり、Ｄ型フリップフロップＦＦ２６のＱ出力はハイレベルを維持する。
【００９４】
次に、比較対象信号ＣＯＭＰ２と比較対象信号ＣＯＭＰ１の位相差分の時間が経過して比較対象信号ＣＯＭＰ２がハイレベルに変化すると、その信号の変化がエッジ検出回路３３で検出され、検出信号ｈがハイレベルに変化する。
【００９５】
検出信号ｈがハイレベルになると、３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力がハイレベルに、ＮＡＮＤ回路ＮＡＮＤ２５の出力、つまりＤ型フリップフロップＦＦ２６のＤ入力信号がローレベルに変化し、Ｄ型フリップフロップＦＦ２６のＱ出力がローレベルとなる。これにより、信号ｆｌａｇ２がローレベルに変化する。
【００９６】
従って、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、ステートマシン３４からは、図１１に示すように、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に対応する期間ハイレベルとなる信号ｆｌａｇ２が出力される。このとき信号ｆｌａｇ１はローレベルを維持する。
【００９７】
これにより、排他論理和回路ＥＸＯＲ２１からは、図１１に示すように、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２と位相差に応じた期間ハイレベルとなる信号Ｃ＿ＳＩＧＮＡＬが出力される。このハイレベルの信号Ｃ＿ＳＩＧＮＡＬによりトライステートバッファ１２は導通状態となる。
【００９８】
次に、上記の場合に、ステートマシン３４からステータス管理回路３６に出力される状態信号ｃ，ｄ，ｅ，ｆについて説明する。
最初に状態信号ｅについて説明する。エッジ検出回路３２の検出信号ｇが１クロック周期の間ハイレベルに変化すると、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力はローレベルに変化し、検出信号ｇがローレベルとなるとハイレベルに変化する。
【００９９】
従って、３入力ＮＡＮＤ回路ＮＡＮＤ２４の出力信号である状態信号ｅは、図１１に示すように、エッジ検出回路３２の検出信号ｇがハイレベルの期間だけローレベルとなる。
状態信号ｆは、上述したＤ型フリップフロップＦＦ２６の出力信号ｆｌａｇ２と同じ信号であり、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に応じた期間ハイレベルとなる。
【０１００】
状態信号ｃは、３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力信号と同じ信号であり、通常ハイレベルになっている。３入力ＮＡＮＤ回路ＮＡＮＤ２３の出力は、Ｄ型フリップフロップＦＦ２６の出力信号ｆｌａｇ２がハイレベルに変化すると、ローレベルに変化する。そして、エッジ検出回路３３の検出信号ｈがハイレベルに変化したときハイレベルに変化する。また、状態信号ｄは、図１１に示すようにハイレベルを維持する。
【０１０１】
次に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合のステータス管理回路３６の動作を説明する。
状態信号ｅがローレベルに変化すると、ＯＲ回路ＯＲ２４の出力がローレベルに変化し、Ｄ型フリップフロップＦＦ２７のＤ入力信号がハイレベルに変化する。そのハイレベルの入力信号がクロック信号の立ち上がりエッジでラッチされ、Ｑ出力信号Ａ＿ＳＩＧＮＡＬがハイレベルに変化する。
【０１０２】
次に、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差分の時間が経過して、エッジ検出回路３３の検出信号ｈがハイレベルに変化すると、状態信号ｃがハイレベルになり、ＯＲ回路ＯＲ２３の出力がローレベルに変化する。これにより、ＮＡＮＤ回路ＮＡＮＤ２６の出力がハイレベルになる。また、ＮＡＮＤ回路ＮＡＮＤ２７の出力がローレベルに変化し、そのローレベルの信号がクロック信号の立ち上がりエッジでＤ型フリップフロップＦＦ２７にラッチされる。その結果、Ｄ型フリップフロップＦＦ２７のＱ出力信号Ａ＿ＳＩＧＮＡＬはローレベルに変化する。
【０１０３】
従って、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、ステータス管理回路３６からは、図１１に示すように、位相差に応じた期間ハイレベルとなる信号Ａ＿ＳＩＧＮＡＬが出力される。
【０１０４】
以上のことから、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、位相差信号生成回路３５から位相差に対応する期間だけハイレベルの制御信号Ｃ＿ＳＩＧＮＡＬが、トライステートバッファ１２の制御端子に出力される、また、ステータス管理回路３６からハイレベルの信号Ａ＿ＳＩＧＮＡＬが、トライステートバッファ１２の入力端子に出力される。これにより、トライステートバッファ１２からは、２つの比較対象信号の位相差に応じた期間ハイレベルとなる信号が出力される。
【０１０５】
なお、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相が一致している場合には、信号ｆｌａｇ１，ｆｌａｇ２は共にローレベルとなり、状態信号ｃ、ｄ，ｅはハイレベル、状態信号ｆはローレベルになる。
【０１０６】
従って、排他論理和回路ＥＸＯＲ２１の出力はローレベルとなり、ステータス管理回路３６の出力はローレベルとなる。よって、トライステートバッファ１２の出力はハイインピーダンスとなる。
【０１０７】
ここで、図１２の状態遷移図を参照してステートマシン３４の状態について説明する。
比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差がないときには、エッジ検出回路３２，３３から同時に検出信号ｇ、ｈが出力されるので信号ｆｌａｇ１，ｆｌａｇ２は共にローレベルを維持する。
【０１０８】
比較対象信号ＣＯＭＰ２の位相が比較対象信号ＣＯＭＰ１の位相より進んでいる場合には、比較対象信号ＣＯＭＰ２がローレベルからハイレベルに変化したとき、クロック信号の立ち上がりエッジでエッジ検出回路３３の検出信号ｈがハイレベル（”１”）に変化する。そのときエッジ検出回路３２の検出信号ｇはローレベル（”０”）のままであるので、ステートマシン３４から出力される信号ｆｌａｇ１はハイレベル、信号ｆｌａｇ２はローレベルとなる。そして、エッジ検出回路３２で比較対象信号ＣＯＭＰ１の変化が検出され、検出信号ｇがハイレベル（”１”）に変化すると、信号ｆｌａｇ１がローレベルに変化する。
【０１０９】
次に、比較対象信号ＣＯＭＰ１の位相が比較対象信号ＣＯＭＰ２の位相より進んでいる場合には、比較対象信号ＣＯＭＰ１がローレベルからハイレベルに変化したとき、クロック信号の立ち上がりエッジでエッジ検出回路３２の検出信号ｇがハイレベル（”１”）に変化する。そのときエッジ検出回路３３の検出信号ｇはローレベル（”０”）のままである。その結果、ステートマシン３４からは、ローレベルの信号ｆｌａｇ１と、ハイレベルの信号ｆｌａｇ２が出力される。
【０１１０】
２つの信号の位相差分の時間が経過して、エッジ検出回路３３で比較対象信号ＣＯＭＰ２の変化が検出され、検出信号ｈがハイレベル（”１”）に変化すると、信号ｆｌａｇ２がローレベルに変化する。
【０１１１】
上述した同期設計位相比較器３１によれば、論理段数の少ない回路構成で、比較対象信号ＣＯＭＰ１と比較対象信号ＣＯＭＰ２の位相差に対応する信号Ｃ＿ＳＩＧＮＡＬと、比較対象信号の位相の進みまたは遅れに応じてハイレベルまたはローレベルとなる信号Ａ＿ＳＩＧＮＡＬを生成し、トライステートバッファ１２に供給することができる。この同期設計位相比較器は論理回路の構成を簡素にできるので、位相比較器内部での信号遅延を少なくし、位相差の検出精度を高めることができる。さらに、トライステートバッファ１２を使用することで、チャージポンプのトランジスタに貫通電流が流れるの防止できる。これにより、回路のリーク電流を減らすことができる。
【０１１２】
本発明は、上述した実施の形態に限らず、例えば、以下のように構成しても良い。
非同期設計位相比較器及び同期設計位相比較器の回路は、実施の形態に示した回路に限らず、トライステート回路に目的の信号を供給できる回路であればどのような論理回路の構成でも良い。
【０１１３】
また、ステートマシン３４からステータス管理回路３６に出力する状態信号は４周類の信号に限らず、それより少ない信号数であっても良い。あるいは、ステートマシン３４から状態信号を供給するのではなく、ステータス管理回路３６が、エッジ検出回路３２，３３から出力される検出信号に基づいて比較対象信号の位相の進みまたは遅れを判定するようにしても良い。
【０１１４】
位相比較器が制御する回路は、トライステートバッファ１２に限らず、ハイインピーダンスを含む３つの状態を切り換えることのできる回路であれば良い。
（付記１） 第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【０１１５】
（付記２） 前記第１または第２のエッジ検出回路は、第１の比較対象信号の立ち上がりに同期したタイミングで、自己の反転出力信号を保持する第１の保持回路からなる付記１記載の位相比較器。
【０１１６】
（付記３） 上記のステータス管理回路は、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応した信号をトライステート回路の入力端子に出力する付記１または２記載の位相比較器。
【０１１７】
（付記４） 前記ステータス管理回路は、第２の比較対象信号を反転した信号と第１の比較対象信号との論理和を取る第１のＯＲ回路と、第１の比較対象信号と第２の比較対象信号の論理和を取る第２のＯＲ回路と、前記第１のＯＲ回路の出力信号を前記第２のＯＲ回路の出力信号に同期したタイミングで保持する保持回路とからなる付記１、２または３記載の位相比較回路。
【０１１８】
（付記５） 前記位相差信号生成回路は、前記第１のエッジ検出回路の検出信号と、前記第２のエッジ検出回路の検出信号に基づいて状態が決定される信号を出力する付記１乃至４のいずれか１項に記載の位相比較器。
【０１１９】
（付記６） 前記ステータス管理回路は、第１のエッジ検出回路の検出信号の反転信号と前記第２のエッジ検出回路の検出信号の論理積を取る第１のＡＮＤ回路と、前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号の反転信号の論理積を取る第２のＡＮＤ回路と、前記第１及び第２のＡＮＤ回路の出力信号の論理和を取るＯＲ回路とからなる付記１乃至５のいずれか１項に記載の位相比較器。
【０１２０】
（付記７） 第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【０１２１】
（付記８） 前記状態出力回路は、前記第１及び第２のエッジ検出回路の検出信号に基づいて、少なくとも第１及び第２の比較対象信号の位相差に応じた信号を出力する付記７記載の位相比較器。
【０１２２】
（付記９） 前記状態出力回路は、第１の比較対象信号と第２の比較対象信号との位相差がないときには、前記トライステート回路をハイインピーダンスにする信号を前記トライステートバッファの制御端子に出力し、第１の比較対象信号と第２の比較対象信号に位相差があるときには、位相差に応じた期間導通させる信号を前記トライステートバッファの制御端子に出力すると共に、前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた状態信号を前記ステータス管理回路に出力する付記７または８記載の位相比較器。
【０１２３】
（付記１０） 前記第１または第２のエッジ検出回路は、第１の比較対象信号をクロック信号に同期したタイミングで保持する第１の保持回路と、該第１の保持回路の出力信号をクロック信号に同期したタイミングで保持する第２の保持回路と、前記第１の保持回路の出力信号と、前記第２の保持回路の反転出力信号との論理積を取るＡＮＤ回路とからなる付記７、８または９記載の位相比較器。
【０１２４】
（付記１１） 前記ステータス管理回路は、前記状態出力回路から出力される状態信号に基づいて第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れを示す信号を前記トライステート回路の入力端子に出力する付記７、８、９または１０記載の位相比較器。
【０１２５】
（付記１２） 第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号に基づいて位相差に応じた信号を生成すると共に、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れを示す状態信号を生成して出力する状態出力回路と、
前記状態出力回路から出力される位相差に応じた信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
前記状態出力回路から出力される状態信号に基づいて、第１の比較対象信号の第２の比較対象信号に対する位相の進みまたは遅れを示す信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【０１２６】
（付記１３） 前記状態出力回路は、第１の比較対象信号と第２の比較対象信号との位相差がないときには、前記トライステート回路の出力をハイインピーダンスにする信号を前記トライステート回路の制御端子に出力し、第１の比較対象信号と第２の比較対象信号に位相差があるときには、前記トライステート回路を導通させる信号を前記トライステートバッファの制御端子に出力する付記１２記載の位相比較器。
【０１２７】
（付記１４） 第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【０１２８】
（付記１５） 第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【０１２９】
（付記１６） トライステート回路と、
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号を前記トライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号を前記トライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器。
【図面の簡単な説明】
【０１３０】
【図１】本発明の位相比較器の原理説明図である。
【図２】実施の形態の位相比較器を示す図である。
【図３】位相比較器のタイミングチャートである。
【図４】トライステートバッファの一例を示す図である。
【図５】非同期設計位相比較器の回路ブロック図である。
【図６】非同期設計位相比較器の回路図である。
【図７】非同期設計位相比較器のタイミングチャートである。
【図８】同期設計位相比較器の回路ブロック図である。
【図９】比較対象信号とトライステートバッファの出力を示す図である。
【図１０】同期設計位相比較器の回路図である。
【図１１】同期設計位相比較器のタイミングチャートである。
【図１２】ステートマシンの状態遷移図である。
【図１３】従来の位相比較器の回路図である。
【符号の説明】
【０１３１】
１ 第１のエッジ検出回路
２ 第２のエッジ検出回路
３ 状態出力回路
４ ステータス管理回路
５ トライステート回路
１１，２１、３１ 位相比較器
１２ トライステートバッファ
２２、２３ エッジ検出フラグ生成回路
２４ 位相差信号生成回路
２５ ステータス管理回路
３２，３３ エッジ検出回路
３４ ステートマシン
３５ 位相差信号生成回路
３６ ステータス管理回路
【特許請求の範囲】
【請求項１】
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【請求項２】
前記第１または第２のエッジ検出回路は、第１の比較対象信号の立ち上がりに同期したタイミングで、自己の反転出力信号を保持する第１の保持回路からなる請求項１記載の位相比較器。
【請求項３】
前記位相差信号生成回路は、前記第１のエッジ検出回路の検出信号の立ち上がりと前記第２のエッジ検出回路の検出信号の立ち上がりに同期して信号の状態が変化する信号を出力する請求項１または２記載の位相比較器。
【請求項４】
前記ステータス管理回路は、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応した信号をトライステート回路の入力端子に出力する請求項１または２記載の位相比較器。
【請求項５】
第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【請求項６】
前記状態出力回路は、前記第１及び第２のエッジ検出回路の検出信号に基づいて、少なくとも第１及び第２の比較対象信号の位相差に応じた信号を出力する請求項５記載の位相比較器。
【請求項７】
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【請求項８】
第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号に基づいて位相差に応じた信号を生成すると共に、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れを示す状態信号を生成して出力する状態出力回路と、
前記状態出力回路から出力される位相差に応じた信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
前記状態出力回路から出力される状態信号に基づいて、第１の比較対象信号の第２の比較対象信号に対する位相の進みまたは遅れを示す信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【請求項９】
第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【請求項１０】
トライステート回路と、
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号を前記トライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号を前記トライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器。
【請求項１】
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【請求項２】
前記第１または第２のエッジ検出回路は、第１の比較対象信号の立ち上がりに同期したタイミングで、自己の反転出力信号を保持する第１の保持回路からなる請求項１記載の位相比較器。
【請求項３】
前記位相差信号生成回路は、前記第１のエッジ検出回路の検出信号の立ち上がりと前記第２のエッジ検出回路の検出信号の立ち上がりに同期して信号の状態が変化する信号を出力する請求項１または２記載の位相比較器。
【請求項４】
前記ステータス管理回路は、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応した信号をトライステート回路の入力端子に出力する請求項１または２記載の位相比較器。
【請求項５】
第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【請求項６】
前記状態出力回路は、前記第１及び第２のエッジ検出回路の検出信号に基づいて、少なくとも第１及び第２の比較対象信号の位相差に応じた信号を出力する請求項５記載の位相比較器。
【請求項７】
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【請求項８】
第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１のエッジ検出回路の検出信号と前記第２のエッジ検出回路の検出信号に基づいて位相差に応じた信号を生成すると共に、第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れを示す状態信号を生成して出力する状態出力回路と、
前記状態出力回路から出力される位相差に応じた信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する位相差信号生成回路と、
前記状態出力回路から出力される状態信号に基づいて、第１の比較対象信号の第２の比較対象信号に対する位相の進みまたは遅れを示す信号をトライステート回路の入力端子に出力するステータス管理回路とを備える位相比較器。
【請求項９】
第１の比較対象信号をクロック信号に同期したタイミングで検出する第１のエッジ検出回路と、
第２の比較対象信号をクロック信号に同期したタイミングで検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて第１及び第２の比較対象信号の位相差に応じた信号をトライステート回路の制御端子に出力する状態出力回路と、
前記第１及び第２の比較対象信号の位相の進みまたは遅れに応じた信号をトライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器を半導体集積回路基板上に形成した半導体装置。
【請求項１０】
トライステート回路と、
第１の比較対象信号のエッジを検出する第１のエッジ検出回路と、
第２の比較対象信号のエッジを検出する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路の検出信号に基づいて、第１及び第２の比較対象信号の位相差に応じた信号を前記トライステート回路の制御端子に出力する位相差信号生成回路と、
第１の比較対象信号と第２の比較対象信号の位相の進みまたは遅れに対応する信号を前記トライステート回路の入力端子に出力するステータス管理回路とからなる位相比較器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００６−１３５７５８（Ｐ２００６−１３５７５８Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−３２３７６６（Ｐ２００４−３２３７６６）
【出願日】平成１６年１１月８日（２００４．１１．８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１６年１１月８日（２００４．１１．８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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