【課題】メモリ素子を用いて複数個のパルスを生成しうる多重パルス生成装置及びパルス生成方法を提供する。
【解決手段】複数個のパルス信号を生成するためのものであって、複数個の時間間隔信号及び第１選択信号を受信し、第１選択信号に応じて前記複数個の時間間隔信号のうち何れか一つを選択し、選択された時間間隔信号を出力する第１スイッチング部及び複数のパルス状態及び第２選択信号を受信し、第２選択信号によって前記複数のパルス状態のうち何れか一つを選択し、選択された時間間隔信号により決定される第１時間間隔の間に選択されたパルス状態を出力する第２スイッチング部を備えることを特徴とするパルス生成器。 （もっと読む）

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
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【課題】
オシレータから出力されるクロックに発振異常が発生した場合、その異常に対応してマイクロコンピュータの動作を適切に停止させる。
【解決手段】
発振器と、発振異常検出部とを具備する半導体装置を構成する。発振異常検出部は、その発振器から出力されるクロックを計測して得られたカウント値に基づいてその発振器の周波数を特定する。そして、その周波数が所定の周波数範囲外のときに、発振異常信号を生成する。 （もっと読む）

【課題】 商用電源等の交流電源から供給される交流電力の周波数検出を、コストアップを最小に抑えまた簡易な構成で実現出来る電源装置を提供する。
【解決手段】 交流電力を整流する整流回路２と、前記交流電力の周波数を検出する周波数検出装置４、５、６、８と、前記整流回路から供給される直流電力により動作し、所要の電力を負荷に供給する電源回路３、７とを備えた電源装置において、前記電源回路は、前記交流電力投入時に当該電源回路を起動させるために必要となる電圧を発生させる起動抵抗４を有し、該起動抵抗は前記整流回路２の入力側に接続されており、前記周波数検出装置は、前記抵抗に直列に接続した発光素子５と、該発光素子近傍に配置した光電変換素子６と、該光電変換素子の出力により動作するパルスカウント手段８とを有する構成として、前記課題を解決する。 （もっと読む）

本発明の確率的パルス発生器（１）は、ランダムに変動する変動信号（Ｖ_Ｃ）を発生する変動信号発生器（６１）と、一方の入力信号と他方の入力信号との大小に応じてＨｉｇｈまたはＬｏｗの２値信号（Ｖ_ｏｕｔ）を出力する比較器（３）とを備え、比較器（３）に変動信号発生器（６１）から変動信号（Ｖ_Ｃ）が前記一方の入力信号として入力され、それにより、比較器（３）が前記他方の入力信号（Ｖ_Ｓ）の大きさに対応した数のパルスを確率的に出力する。
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【課題】 互いに異なる位相を有した複数個のクロック信号を発生することができる遅延同期ループを提供する。
【解決手段】 クロック信号とフィードバッククロック信号との位相差を検出し、前記位相差によって変化する複数ビットの遅延制御信号を発生する位相検出器１２と、前記複数ビットの遅延制御信号に応答して前記クロック信号を遅延させて複数個の出力クロック信号及び前記フィードバッククロック信号を発生する所定個数の縦続接続された第１の遅延セルを具備する第１の遅延器１８と、前記複数個の遅延制御信号に応答して反転クロック信号を遅延させて複数個の反転出力クロック信号を発生する所定個数の縦続接続された第２の遅延セルを具備する第２の遅延器２２と、前記複数個の出力クロック信号及び前記複数個の反転出力クロック信号の中で関連があるクロック信号を位相混合して補正された複数個の出力クロック信号を発生する位相混合器２４とを含む。 （もっと読む）

【課題】 １つのカウンタとクロック個数差検出部とを利用して、位相が同期されない２クロック信号の周波数を比較して、周波数ロックを判別(所望の周波数精度内にあるか否かを判別)することにより、集積化が容易な周波数ロック検出器を提供すること。
【解決手段】 本発明は、周波数ロック検出器において、外部から基準クロック信号を受け取って、基準クロック信号のクロック個数をカウントするためのカウンタと、前記外部から受け取った基準クロック信号と、前記基準クロック信号と互いに位相が同期されない復元されたクロック信号とのクロック個数の差を検出するためのクロック個数差検出部と、前記カウンタと前記クロック個数差検出部の結果値とを利用して、周波数ロックを判別するためのロック判別部とを備える。 （もっと読む）

【課題】 内部回路が逓倍クロック信号に基づいて動作することによる電源変動の影響が、クロック信号出力回路に及ぶことを極力回避できる集積回路を提供する。
【解決手段】 電源配線１４がデジタル回路群１７を経由してクロック信号出力回路１１に電源供給を行う経路中にローパスフィルタ２２を配置し、電源配線１４を伝搬しようとするノイズ成分をアナロググランド側に逃がして除去する。そして、クロック信号出力回路１１による逓倍クロック信号ｆｍの発振精度を向上させ、その逓倍クロック信号ｆｍに同期して動作するデジタル回路群１７における通信ブロック１６の通信精度等を向上させる。 （もっと読む）

【課題】 バースト波の判別とデューティ比を検出することができる電力計測装置を提供する。
【解決手段】 バースト波のデューティ比を計測する電力計測装置であって、入力されたバースト波を検波し、得られる検波電圧を出力する検波部３と、検波電圧が所定の検波電圧閾値を超える場合に周期Ｓのクロックでカウントを行い、得られるカウント値Ｎを出力し、バースト波の周期Ｔを持つパルス列でカウントのクリアを行うデューティ比検出部５と、（Ｓ×Ｎ／Ｔ×１００）をデューティ比［％］として算出する計測部４とを備えた
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【課題】 電源電圧が変動する場合でも、逓倍クロック信号の出力精度を極力維持することができるクロック信号出力回路を提供する。
【解決手段】 周期カウンタ４では、基準クロック信号ｆｓの周期をリングオシレータ１より出力される高速クロック信号ｆｒでカウントし、周期カウンタ２４ではＮ分周された基準クロック信号ｆｓの周期をＮ分周した高速クロック信号ｆｒでカウントする。そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 （もっと読む）

【課題】１桁以上時間分解能を向上させることができる微小時間差回路及び時間測定回路を提供する。
【解決手段】所定の基準クロック信号を受け、第１発振周波数を発生する電圧制御発振回路を具える第１位相同期ループ回路と、前記第１位相同期ループ回路と同じ基準クロック信号を受け、前記第１発振周波数と異なる第２発振周波数を発生する電圧制御発振回路を具える第２位相同期ループ回路とを具え、前記第１位相同期ループ回路と前記第２位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。 （もっと読む）

【課題】 ＰＷＭ信号の量子化処理時の量子化精度を向上した量子化装置及び量子化方法を提供する。
【解決手段】 量子化装置（１）は、ＰＷＭ信号を入力し、入力したＰＷＭ信号を時間軸方向に所定数倍した信号を生成する増幅器（１６）と、増幅器（１６）からの出力信号を受け、出力信号の”Ｈ”または”Ｌ”区間の時間幅を量子化し、デジタル信号として出力する量子化回路（６）とを備える。 （もっと読む）

【課題】 ＤＩモジュールには接点入力信号に重畳するノイズを除去する機能はあるが、どの程度ノイズが重畳しているかを知ることはできなかった。そのため、機器の老朽化や環境の変化によって徐々に増加するノイズを早期に発見することができなかったという課題を解決する。
【解決手段】 接点入力信号の変化をカウントする入力値変化カウンタと、この接点入力信号の確定値の変化をカウントする入力確定値変化カウンタを有し、入力確定値変化カウンタと入力値変化カウンタのカウント値の差が設定値を越えると警報メッセージを出力する。接点入力信号にどの程度ノイズが重畳しているかを知ることができる。 （もっと読む）

【課題】 DIデータの取りこぼしの発生を防止する。
【解決手段】 水晶振動子２３のクロック周波数を分周回路３１で分周し、パルス信号を生成する。一方、STB信号検出部回路３３は、STB DI更新信号を検出し、この検出部回路３３の出力には、STB LOCK信号が送出される。カウンタ３４は、STB信号検出後、一定時間の間“High”状態で、その後、次のSTB信号が到来するまで“Low”状態の信号を生成する。この “Low”状態の信号の後のSTB LOCK信号と分周回路３１で生成されたパルス信号は、ダブルラッチ信号発生回路３２に入力されると、ダブルラッチ信号発生回路３２は、DIオン／オフ時間比選択信号によるDIオン時間の間にダブルラッチ信号を２回発生する。このラッチ信号が入力データラッチ回路３５に与えられると、その出力にはデータ取りこぼしが回避されたデータ得られる。
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本発明は、ワーストケース要求クロックよりも低い周期を使用してディジタル計算を実行し、同時に、同じハードウェアを有する第２のシステム上で、ワーストケース想定クロックよりも大きな周期を使用して同じ計算をする。計算の出力は、エラーが生じたかどうかを決定するため比較される。２つの答えに差異が存在すれば、より速い計算がエラーでなければならず、システムは遅い方のシステムからの答えを使用する。一実施形態において、本発明は、より遅いシステムの２つのコピーを利用し、各々のコピーは、メインシステムの半分の速さで実行される。しかし、２つのコピーは、全体としてメインシステムと同じレートで結果を生成する。メインシステムは、従来のレートよりもはるかに速いレートで実行する。したがって、本発明は、ハードウェアの数が多くなるにしても、パフォーマンスを改善する。
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奇数の除数を有する分周器は、周波数を持つ周期クロック信号（Ｃｋ）を受信するためのクロック入力を有し、第１の偶数は前記奇数の除数より小さい、偶数の除数を有するバイナリカウンタ（１０）を備える。回路はさらにバイナリカウンタに結合され、前記カウンタ（１０）の入力（ＩＮ）に入力されるカウント終了信号（ＥＯＣ）を、クロック信号（Ｃｋ）の偶数周期毎にクロック（Ｃｋ）の間生成するカウント終了回路（２０）を備える。回路はさらにバイナリカウンタ及びクロック信号（Ｃｋ）に結合され、奇数の除数によって分割された周波数信号（Ｃｋ）の周波数と実質的に同じ周波数を有する出力信号（ＯＵＴ）を生成する出力生成器（３０）を含む。
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【課題】 入力信号に対する位相遅延の少ない、不要な高周波信号を除去したクロック信号を得ることができるクロックフィルタ回路を提供することを課題とする。
【解決手段】 ドレイン間が抵抗素子102を介して接続され、ゲートに入力クロック信号CLK1が入力される、ソースがVDDに接続されたトランジスタ100及び、ソースが接地されたトランジスタ102、トランジスタ102のドレインと接地とに接続されたコンデンサ103、トランジスタ100のドレインに接続されたCMOSインバータ104を備えた遅延回路2、遅延回路2と同様の構成で信号CLK1の代わりに、信号CLK1の反転が入力される遅延回路3、信号CLK1の反転と遅延回路2の出力とを入力とするAND回路4、入力クロック信号CLK1と遅延回路3の出力とを入力とするAND回路5、及びAND回路4の出力をRESETとし、AND回路5の出力をSETとするRS型フリップフロップを備えた。 （もっと読む）

フェーズ・ロック・ループは、入力クロック信号から出力クロック信号を生成する。出力クロック信号は、クロック・ツリーを通して結合されて、出力クロック信号の位相を入力クロック信号の位相と比較する位相検出器にフィード・バックされる。出力クロック信号は、位相検出器から出力を受け取るように結合された制御入力を有する電圧制御発振器と、電圧制御発振器の出力に結合された周波数逓倍器とによって生成される。を持っている電圧制御発振器によって生成される。結果として、電圧制御発振器が相対的に低い周波数で動作することによって相対的に小さな電力を使用する一方、周波数逓倍器により生成されたＣＬＫ_OUT信号は、相対的に高い周波数を持っている。
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少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）と少なくとも一つの別のモジュール（２）との間で、誤り信号が一つ以上の誤り信号の形で伝送される、集積回路（１６）の妨害耐性を改善する方法であって、その伝送に関して、このマイクロプロセッサ又はこれらのマイクロプロセッサのクロック周波数に依存しない最小パルス長を規定して、その最小パルス長以降において、誤り配線上で所定のパルス長を持つ信号を誤りと解釈する方法を記載している。また、この発明は、特に、前記の方法を実行するための集積回路であって、特に、分離して配置された電力部品を有する、少なくとも一つのマイクロプロセッサチップ又はマルチプロセッサマイクロコントローラ（１）及び少なくとも一つの別のモジュール（２）と、少なくとも一つの誤り配線（３，４）を介して、誤りパルス（６，６’）を順番に出力するための一つ以上のパルス拡大機器と信号遅延機器の両方又は一方とを備えた集積回路に関する。
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