【課題】ハザードなどが発生しやすい高周波信号を正しくカウントすることが可能なカウンタ回路を提供する。
【解決手段】クロック信号ＬＣＬＫに基づいて、互いに位相の異なる分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１００と、分周クロックＬＣＬＫＥをカウントする第１のカウンタ２１０と、分周クロックＬＣＬＫＯに同期して第１のカウンタ２１０のカウント値を取り込む第２のカウンタ２２０と、第１及び第２のカウンタ２１０，２２０のカウント値を排他的に選択する選択回路２３０とを備える。本発明によれば、第１及び第２のカウンタ２１０，２２０のカウント値の関係が常に一定に保たれることから、ハザードが生じた場合であってもカウント値がジャンプするのみであり、カウント値が不定となることがない。 （もっと読む）

【課題】ＤＬＬクロックが消失した場合に、位相検知における誤判定の結果を基に、遅延量が更新されることを回避し、ロック制御におけるＤＬＬクロックサイクルの短縮化と、ＤＬＬ回路の動作安定性の向上を図る。
【解決手段】本発明のＤＬＬ回路は、入力されるクロック信号の遅延量を制御する遅延信号を出力する遅延制御回路１３と、この遅延信号に基づいた遅延量をクロック信号に付加し、ＤＬＬクロックとして出力する遅延回路１２と、ＤＬＬクロック信号のクロッキング動作の有無を検知するＤＬＬクロック検知回路３１とを備える。そして、ＤＬＬクロック検知回路３１は、ＤＬＬクロックのクロッキング動作が検知されない場合に、遅延制御回路１３による遅延量の更新制御を停止させる。 （もっと読む）

入力信号から、低減されたスキューを有する１つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
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【課題】従来の、監視クロックが被監視クロックよりも高い周波数を使用する周波数異常検出回路は、高コストかつノイズ対策が必要で実装が困難であり、また、監視クロックが被監視クロックよりも低い周波数を使用する周波数異常検出回路は、クロック固着のタイミングによっては異常を検出できないだけでなく、リセット時にシフトレジスタを構成するすべてのレジスタ出力が“0”となるので、警報が発出されないようにする構成を別途設けなければならない問題があった。
【解決手段】クロック周波数の上限異常は被監視クロック数のカウント数と上限値との大小比較にて検出し、下限異常は、同期化した監視クロックの立ち上がりエッジにて出力する正極性パルスと、当該パルス出力で”High”を出力する初回エッジホールド回路出力と、下限値と被監視クロック数のカウント値の大小を比較するコンパレータ出力との論理積の出力にて検出すること。 （もっと読む）

【課題】伝送速度が異なる複数のマンチェスタ符号化信号のデューティ比を補正可能なデューティ補正回路を得ること。
【解決手段】本発明にかかるデューティ補正回路は、マンチェスタ符号化された受信信号の連続する２つの立上りエッジの間隔または立下りエッジの間隔に基づいて受信信号の伝送速度を判定するシンボル周期判定回路７と、受信信号の“Ｈレベル”または“Ｌレベル”の継続時間を観測するエッジ検出回路２およびカウンタ３と、観測結果および判定結果に基づいて波形歪みを検出する波形歪み検出回路４と、波形歪みが検出された場合に波形歪み発生期間、受信信号を反転することにより波形の補正を行うセレクタ５と、を備えることとした。 （もっと読む）

【課題】同一の符号化方式で符号化され、かつ伝送速度が任意の複数種存在する受信信号のいずれに対してもデューティ比を補正可能にする。
【解決手段】符号化された受信信号の“Ｈ”または“Ｌ”の継続時間を観測する観測手段と、受信信号の符号シンボル周期に関する長パルス用設定値と短パルス用設定値に基づいて、観測された“Ｈ”または“Ｌ”の継続時間から波形歪みを検出する波形歪み検出手段と、波形歪みが検出された場合に、波形歪み発生期間の受信信号を反転することにより波形の補正を行う波形補正手段と、受信信号の立上りまたは立下りを検出し、その次の立上りまたは立下り検出までの間隔に基づいて判定した現在の受信信号の符号シンボル周期に基づいて上記長パルス用設定値と短パルス用設定値を設定する符号シンボル周期判定手段を備えた。 （もっと読む）

位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出する。
【解決手段】デューティ検出回路は、入力データＤｉｎのデューティの変動に応じてパルス幅が増減するパルス信号Ｅｒｒと基準パルス幅を示すパルス信号Ｒｅｆとを出力するパルス信号生成回路１と、パルス信号Ｅｒｒまたはパルス信号Ｒｅｆのいずれかを選択的に出力するセレクタ２と、パルス信号Ｒｅｆの遷移がない場合はセレクタ２にパルス信号Ｒｅｆを選択させ、パルス信号Ｒｅｆの遷移がある場合にはセレクタ２にパルス信号Ｅｒｒを選択させるパルス信号遷移判定回路３と、セレクタ２から出力された信号の平均電圧レベルとパルス信号Ｒｅｆの平均電圧レベルとの差を、入力データＤｉｎのデューティ１００％からの変動分を表す検出信号Ｏｕｔとして出力する出力回路４とを備える。 （もっと読む）

【課題】接点信号からチャタリングを除去した入力ができ、かつ継続的にオン／オフ状態が繰り返される異常接点信号の入力を防止できる。
【解決手段】接点信号の入力装置は、論理部１に接点のオン信号が入力された時点から起動するメカニカルチャタリング防止用タイマと、接点のオン信号が入力された時点から起動するチャタリング継続検出用タイマと、カウンタおよびディジタル処理手段を備える。
接点のオン信号が入力された時点からメカニカルチャタリング防止用タイマのタイマ時間ΔＴ１後もオン信号が入力されたときにチャタリングを除去したオン出力信号を生成する。接点のオン信号が入力された時点からチャタリング継続検出用タイマのタイマ時間ΔＴ２後まで継続的にオン出力信号を生成したときに接点入力異常の出力を生成する。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】 この発明は、テスト兼用端子に高電圧のノイズが入力された場合でも容易にテストモードに入ることのない半導体装置を提供する。
【解決手段】 この発明は、通常動作モードと、テストモードを備えた半導体装置において、前記半導体装置は、振幅が電源電圧以内の通常信号と振幅が前記電源電圧より高い高電圧信号の入力が可能なテスト兼用入力端子Ａと、テスト兼用入力端子Ａに入力される高電圧信号を検出する高電圧検出回路１０と、高電圧検出回路１０からの高電圧信号が所定のパターンで変化したことを検出するパターン検出回路２０と、検出したテスト兼用入力端子Ａから高電圧信号が所定のパターンで印加された場合に、前記通常動作モードから前記テストモードに切り換える切り替え手段３０と、備えた。 （もっと読む）

【課題】回路規模の縮小を可能としたクーロンカウンタを提供する。
【解決手段】センス抵抗Ｒｓの両端に生じる電位差を入力電圧とし、入力電圧に比例したカウント値を出力するクーロンカウンタ１００であって、サンプリング容量Ｃｓ１と、積分容量Ｃｉ１とを有し、入力電圧をサンプリング容量Ｃｓ１でサンプリングすると共に、サンプリングされた入力電圧に比例する電圧を積分容量Ｃｉ１で積分するスイッチト・キャパシタ方式の積分回路と、積分容量Ｃｉ１で積分された電圧を反映して積分回路から出力される出力電圧Ｖｏｕｔ^-がＶＣＭ以上の場合は信号Ｑを出力し、出力電圧Ｖｏｕｔ^-がＶＣＭよりも低い場合は信号ＱＢを出力するコンパレータ５と、信号Ｑ、ＱＢとを一定時間カウントしてその差をカウント値として出力するロジック回路１０と、を備える。 （もっと読む）

【課題】コストの増加を抑制しつつ、高いチューニング精度を維持するとともに、チューニングに要する時間の増加を抑制できる半導体装置を提供する。
【解決手段】レベルシフト回路５を構成する可変抵抗Ｒ１およびＲ２に加えて、ＢＧＲ回路１のＶＢＧＲ電圧の出力ノードと可変抵抗Ｒ１との間に接続された付加抵抗ＲＵと、可変抵抗Ｒ２と基準電圧との間に接続された付加抵抗ＲＤとを有し、付加抵抗ＲＵおよびＲＤのそれぞれに並列して、Ｎチャネル型のＭＯＳトランジスタＴＵおよびＴＤが接続されている。 （もっと読む）

【課題】簡単な回路構成でスペクトラム拡散を行うことが可能なクロック発振回路を提供する。
【解決手段】基本クロック信号を発振する基本クロック発振器と、基本クロック信号と非同期で、かつ基本クロック信号より短い周期としたクロック調整信号を発振する調整クロック発振器と、基本クロック信号をクロック調整信号の１周期分シフトして、クロックシフト信号として出力するシフト回路２３ｃと、基本クロック信号およびクロックシフト信号を１周期ごとに切り替えて、調整クロック信号として出力する切替回路として機能するカウンタ回路２３ａおよびセレクタ回路２３ｂとを備えている。シフト回路２３ｃは、基本クロック信号をクロック調整信号の立ち上がりで同期する第２フリップフロップ２３ｃ１で形成され、カウンタ回路２３ａは、基本クロック信号を２分周する第１フリップフロップ２３ａ１および第１インバータ２３ａ２で形成されている。 （もっと読む）

【課題】受光素子にて検知されたパルス光の波長が判別可能であり、外乱光による影響をさらに低減し、検出精度の高い物体検出回路を実現する。
【解決手段】物体検出回路１は、パルス変調された光を照射する発光素子１２と、被検出物体の有無に応じて発光素子１２からの出力パルス光を受光する受光素子１３と、受光素子１３にて検知されたパルス光の波長を判別する信号検出回路１９とを備える。 （もっと読む）

【課題】量産テストでの使用に適したイコライザのテスト回路および集積回路の評価システムを提供する。
【解決手段】テスト回路１は、擬似乱数データ生成部１１が、擬似乱数データを生成し、重み付け係数生成部１２が、符号間干渉の干渉強度設定用の重み付け係数を生成し、擬似符号間干渉データ生成部１３が、擬似乱数データのビット系列に応じて擬似乱数データに擬似的な符号間干渉を発生させ、重み付け係数により振幅を変化させた擬似符号間干渉データを生成し、ドライバ１４が、生成された擬似符号間干渉データを差動信号として出力する。比較部１５は、イコライザ１００の出力をサンプリング回路２００によりサンプリングしたデータを、符号間干渉発生前の元の擬似乱数データと比較し、カウント部１６が、比較部１５により検出された不一致の数をカウントする。 （もっと読む）

【課題】安価に構成することができる同期クロック生成回路を提供する。
【解決手段】角度検出器１０の出力する２相の角度信号Ｓ１とＳ２を、第１二乗回路１１と第２二乗回路１２でそれぞれ二乗し、それぞれの二乗信号を加算回路１４で加算し、加算回路１４の出力信号の直流成分をフィルタ１６で除去する。フィルタ１６の出力信号と基準電位とを比較するコンパレータ１８で矩形波に変換し、その矩形波の位相を移相器２０で所定量遅らせる。移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 （もっと読む）

【課題】適正なパルス数のパルス信号が出力されない状態を検知可能なパルス出力装置を提供する。
【解決手段】 ＣＰＵ３は、入力信号に応じたパルス数を算出するパルス数算出手段３１と、パルス数算出手段３１により算出されたパルス数のパルス信号を出力するパルス出力手段３２と、後述するパルス用カウンタ６１によりカウントされたパルス数と、パルス数算出手段３１により算出されたパルス数とを照合する照合手段３３を構成する。外部回路６には、パルス出力手段３２から出力されたパルス信号のパルス数をカウントするパルス用カウンタ６１と、パルス用カウンタ６１によりカウントされたカウント数を格納するレジスタ６２と、レジスタ６２に格納されたカウント数をシリアル通信によりＣＰＵ３に向けて送信する通信手段６３と、が設けられる。 （もっと読む）

【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路１は、リング状に連結したｍ個の遅延素子ＤＵからなるパルス遅延回路１０と、各遅延素子ＤＵから順次出力される通過信号Ｐ１〜Ｐｍに基づき、基準信号ＣＫＩの周期を遅延素子ＤＵでの遅延時間を単位として表した周期データＤＴを生成する周期測定部２０と、除数又は乗数として使用される設定値ＭＮを格納する設定値レジスタ５０と、周期データＤＴに、設定値ＭＮを乗・除してクロック信号の出力周期を表す制御データＣＤを生成する制御部３０と、制御データＣＤと通過信号Ｐ１〜Ｐｍとに基づき、基準信号ＣＫＩを分周又は逓倍したクロック信号ＣＫＯを出力する出力部４０とを備え、実数で表された設定値ＭＮを用いる。 （もっと読む）

【課題】新たな構成で複数種類の入力信号を１つのトランスを介して入力側から出力側へ伝達することが可能な信号伝達回路を提供することを目的とする。
【解決手段】温度入力信号が立ち上がると、トランス４の１次側コイルに第１のパルス電圧を発生させ、温度入力信号が立ち下がると、１次側コイルに第２のパルス電圧を発生させる１次側回路２と、トランス４の２次側コイルに第１のパルス電圧に対応するパルス電圧が発生すると、温度出力信号を立ち上がらせ、２次側コイルに第２のパルス電圧に対応するパルス電圧が発生すると、温度出力信号を立ち下がらせる２次側回路３とを有して信号伝達回路１を構成し、ＦＡＩＬ入力信号が立ち上がると、１次側コイルに第３又は第４のパルス電圧を発生させ、２次側コイルに第３又は第４のパルス電圧に対応するパルス電圧が発生すると、ＦＡＩＬ出力信号を立ち上がらせる。 （もっと読む）