【課題】入力クロックの周波数の検出が可能な周波数検出機能を有し、また入力クロックの周波数を検出しドライブ能力の選択が可能であり、また入力クロックの周波数に応じて内部電圧レベルの調節が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、周波数を検出する入力クロックの遷移に応答する発振イネーブル信号を出力し、入力クロックをバッファリングして発振イネーブル信号のアクティブタイミングに対応する比較クロックを出力する制御部と、発振イネーブル信号に応答して予定周波数を有する基準クロックを生成する基準周波数生成部と、基準クロックを予定回数でカウントする第１カウント手段と、比較クロックを予定回数でカウントする第２カウント手段と、第１カウント手段でカウントした第１結果値と第２カウント手段でカウントした第２結果値とを比較して比較信号を生成する比較部とを備える。 （もっと読む）

【課題】パルス通信における省電力化に適したテンプレートパルス発生回路、通信装置、および、この通信方法を提供する。
【解決手段】システムコントローラ８３０からの制御信号ＣＴＬによって、受信パルスの検波に際して同期捕捉（８２３）を行う同期捕捉モード時にはテンプレートパルス発生回路８２０がテンプレートパルスを連続的に出力し、同期捕捉が略確立して以降の同期追従モード時にはテンプレートパルスを断続的に出力するようにテンプレートパルスの発生態様を切換えて、パルス通信の開始当初に連続的なテンプレートパルスを利用して短時間で同期捕捉を確立させ、これ以降はテンプレートパルスを断続的に出力するようにして省電力化を図る。 （もっと読む）

【課題】自由振動波の位相ズレ成分を簡単な回路構成で精度良く検出する。
【解決手段】検出コイルＬとコンデンサＣとを接続してなる共振回路２を駆動し、該共振回路２から出力される振動波の位相ズレ成分にもとづいて検出を行う検出装置（近接センサ１０）であって、共振回路２に対して所定数の駆動信号を出力し、駆動信号出力停止後に共振回路２から減衰状に出力される自由振動波を、該自由振動波の電圧０地点を検出するゼロクロス回路１１に入力し、該ゼロクロス回路１１の出力に基づいて自由振動波の数をカウントし、該カウント数が所定数に達したか否かを判断する自由振動波カウント処理を行い、該自由振動波カウント処理に要した時間測定にもとづいて自由振動波の位相ズレ成分を検出する。 （もっと読む）

【課題】半導体集積回路の内部でデータ抽出回路のジッタ耐性をテストする。
【解決手段】半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 （もっと読む）

【課題】本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。
【解決手段】クロックＡ（１００）を用いて、カウント信号（１０５）とデジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス前縁の位置を特定する一方、クロックＢ（１０１）を用いて、カウント信号（１０６）と前記デジタル信号（１０７）に従ってパルス幅変調信号（１１０）のパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。 （もっと読む）

システムは、メモリコントローラと通信する直列接続された複数のメモリデバイスを備える。ID番号によって指定されたメモリデバイスは、通常の電力消費レベルでの動作を実行する。指定されていないデバイスは、少ない電力消費で信号転送動作を実行する。指定されたメモリデバイスは、内部クロック発生器をイネーブルし、動作に必要な全クロックを生成する。指定されていないメモリデバイスは、次のメモリデバイスにコマンドを転送するための部分動作用のクロックを生成する。他の実施例ではメモリデバイスは、IDが一致しない場合、次のメモリデバイスに入力コマンドを転送しない。他の実施例ではメモリデバイスは、IDが一致している場合、コマンドの内容を静的な出力に置換しコマンドを伝送する。このような部分クロックの発生、コマンドの非転送及びコマンド内容の置換により、システムは少ない電力消費で動作する。
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【課題】クロック供給開始までの時間を短縮すること。
【解決手段】ＯＣＸＯ１０２の発振器のクロック出力の安定度を確保するために、電源１０１を入れてから一定時間経過するまで発振器の生成クロックの出力を停止するクロック出力制御回路であって、取得した外部の基準クロックに基づいて発振器の生成クロックの周波数安定度が所定値以内であるか判定し、保証時間経過以前であっても、所定値以内である時点で、生成クロックの出力を許可する。 （もっと読む）

【課題】デシリアライザにＣＤＲ回路を搭載したＳｅｒＤｅｓによって、スペクトラム拡散クロック発生器の異常の有無を検出する。
【解決手段】本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】システムクロック供給装置及び基準発振器の周波数ずれ判定方法に関し、装置内の基準発振器自身の周波数ずれを、測定用の発振器を用いずに判定し、周波数異常箇所を特定し、異常周波数クロックの送出を防ぐ。
【解決手段】二重化構成（Ｎ系及びＥ系）のシステムクロック供給装置内にそれぞれ備えられたＯＣＸＯ等の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックと、システム同期用に通常入力されるリファレンスクロック（例えば８ＫＨｚ）とを、周波数ずれ測定部（＃Ｎ，＃Ｅ）１−１でそれぞれ比較し、所定回数の周波数ずれの発生を誤検出保護回路（＃Ｎ，＃Ｅ）１−２で測定し、該両系の測定結果を基に異常個所判定部（＃Ｎ，＃Ｅ）１−３で、自系若しくは他系の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックの周波数ずれ又はリファレンスクロックの異常を判定して異常箇所を特定し、異常箇所を他系に切り替えるよう選択信号を送出する。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】画像処理装置において、同期信号幅をサンプリングし、そのサンプリング値からマスク幅を自動選択することで、画像処理クロックが変った場合でも、マスク期間の再調整を不要にするノイズ除去回路を提供する。
【解決手段】このノイズ除去回路は、同期信号のエッジを検出するエッジ検出回路と、画像データの処理終了を検知し、画像データ完了信号を出力する画像データ処理回路と、１ライン目の前記同期信号のエッジから同期信号幅をカウントし、該カウント値を保持するとともにマスク幅として出力する調整器と、１ライン目は前記同期信号のエッジと前記画像データ完了信号からマスク信号を生成し、２ライン目以降は前記同期信号のエッジと前記マスク幅に応じてマスク信号を生成するマスク信号生成回路と、を備えるものである。 （もっと読む）

【課題】ジッタをデジタル的に発生させることにより、ジッタに関する調整が可能でありジッタ非注入時の信号劣化が生じることを防止したジッタ発生装置を提供する。
【解決手段】本実施の形態におけるジッタ発生装置では、第２カウンタ５が出力する−１〜１の範囲内のランダムな整数値のカウンタ値を第１カウンタ２が出力するカウンタ値に加算して、波形メモリ３にアドレスとして入力し振幅データから波形を得ることにより、ジッタをデジタル的に発生させ、波形２０に対して波形２１，２２の波形の間をランダムにゆらいだ、ジッタが注入された波形を得ることが可能となる。 （もっと読む）

【課題】短い時間で精度良くデータを記録する。
【解決手段】図１の遅延信号生成装置は、光ディスク記録装置に設けられる。検出部１０５は、第２遅延信号と第１遅延信号の遅延量の差が検出用パルス信号のパルス幅となるときの第２遅延セレクト信号を求め、その第２遅延セレクト信号に対応する出力位置と第１遅延セレクト信号に対応する出力位置との間にあるバッファの数を、検出結果として出力する。遅延量制御部１０６は、上記検出結果に基づいて、制御入力信号を求める。記録用ディレイライン１０１は、上記制御入力信号に応じた遅延量だけ記録用クロックを遅延させる。制御入力信号を求める遅延キャリブレーション動作は、記録中に行われる。 （もっと読む）

【課題】クロックフィールドをサンプリングするサンプリングクロックがＡＣＴＩＶＥ系とＳＴＡＮＤＢＹ系とで同期が取れていない場合でも、系切替時におけるハザードノイズの発生を防止することが可能なクロック非同期切替装置の提供。
【解決手段】 カウンタ回路２４のＥＸ・ＯＲ回路２８で入力クロックｃ５ｂのレベル変化が検出されると、カウントアップ部２９はカウントを開始する。そして、所定カウント値Ｎ以下で次のレベル変化が検出されると、最初のレベル変化で検出されたパルスはハザードノイズと判定し、カウント値を０にクリアする。ノイズマスク回路３５はカウント値が０である間入力クロックｃ５ｂの出力をマスクする。 （もっと読む）

【課題】半導体集積回路内でクロックジッタを定量的に測定する。
【解決手段】ｎ個（ｎは２以上の整数）の直列に接続された遅延素子をそれぞれ有し、１段目の遅延素子には同一の入力信号が入力され、ｋ（ｋは１≦ｋ≦ｎ−１をみたす整数）段目の遅延素子の出力信号がｋ＋１段目の遅延素子に入力される第１及び第２の遅延回路１，２と、ｎ個のエッジ検出部Ｅ及び読み出し部２０を有し、第ｊ（ｊは１≦ｊ≦ｎを満たす整数）のエッジ検出部は前記第１の遅延回路のｊ段目の遅延素子の出力信号及び前記第２の遅延回路のｎ−ｊ＋１段目の遅延素子の出力信号が入力され、この２つの信号の立ち上がり又は立ち下がり変化の期間が重なるか否かを検出してその検出回数をカウントし、前記読み出し部が前記カウントされた検出回数を読み出す検出回路３と、を含む。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）

拡散周期クロック発生器ＳＰＣは、基本クロックパルスＸＫをカウントして様々な周期を有する出力パルスＥＱを生成し、基本クロックパルスＣＫの立ち上がりエッジに応答してカウント動作が実行される第１のモードと、基本クロックパルスＣＫの立ち下がりエッジに応答してカウント動作が実行される第２のモードとを切り替える手段（信号ＱＳによって制御される）を備える。したがって、カウント動作中にモード切り替え（信号ＱＳ）が実行される場合には、基本クロック周期ＣＫの一部に相当する分だけカウント動作の周期が変更される。これにより、出力パルスの異なる周期の数を、基本クロック周波数（入力ＷＣ、信号ＬＫ、ＣＫ）を高めることなく増やすことができる。
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【課題】 駆動対象の一定量駆動が検出される毎に逓倍パルスを生成して出力するにあたり、一定量駆動の検出前後での逓倍パルス周期の不連続性が抑制された、信頼性の高い逓倍パルスを生成することを目的とする。
【解決手段】 エンコーダエッジが検出される度にＲ個の逓倍パルスを生成する。エンコーダエッジが検出されると、直前のエンコーダエッジ間の実周期を含む過去ｍ個の実周期に基づき、次にエンコーダエッジが検出されるまでの時間間隔（予測周期Ｔｅ）を予測する。そして、この予測周期Ｔｅと、直前のエンコーダ周期間における最終の逓倍パルスの逓倍周期ｔ_pRとに基づき、この逓倍周期ｔ_pRから今回生成する最終の逓倍パルスの逓倍周期まで、逓倍周期が直線的に変化するように、各逓倍パルスを生成する。これにより、エッジ検出前後での不連続性が抑制され、滑らかに変化する逓倍パルスが得られる。 （もっと読む）

【課題】デバイスの使用環境に応じて、動的にコンデンサの容量を変更し、ノイズを低減
する。
【解決手段】第１電源（１１０）と第２電源（１１１）との間に設けられたデカップリン
グ容量を有する半導体回路であって、半導体装置のノイズ量を測定する手段（１０２）と
、ノイズ量の測定結果に応じてデカップリング容量の容量値を可変させる手段（１０４）
とを備えることを特徴とする。 （もっと読む）