【課題】逓倍クロックを適切に生成する。
【解決手段】入力された基準クロックを所定の逓倍数逓倍した逓倍クロックを生成出力するデジタル逓倍回路において、発振クロックを前記所定の逓倍数の逆数倍に分周した分周クロックを生成する分周回路と、前記基準クロックの一周期に含まれる前記分周クロックの一周期の数のアップカウントを行うアップカウンタと、前記基準クロックの一周期に相当する前記アップカウントを行った結果であるアップカウント値を基準としてダウンカウントを行っていき、前記ダウンカウントを行っていった際のダウンカウント値がゼロとなるときにパルスを生成することによって、前記パルスを、前記基準クロックを前記所定の逓倍数逓倍した前記逓倍クロックとして出力するダウンカウンタと、を有する。 （もっと読む）

【課題】好適なロックロスを検出しクロック信号のスイッチオーバーを実行する回路を提供すること。
【解決手段】１局面では、実施形態はクロックロスセンスおよびスイッチオーバーの回路と、クロックスイッチオーバーが１次信号のロスと追加のスイッチコマンドシグナリングとに応答する方法を提供する。別の局面では、実施形態は、クロックロスセンス回路と、カウンタおよびリセット信号を用いて１次クロック信号および２次クロック信号を比較する方法とを提供する。１つの局面においては、１次クロック信号のロスを素早く簡単に決定するためにカウンタおよびエッジセンサを使用するクロックロスセンス回路を提供する。また、別の局面では、本発明による実施形態は、クロックロス信号および追加のスイッチコマンド信号の双方に応答するクロックスイッチオーバー回路を提供する。 （もっと読む）

【課題】入力、出力データを止めることなく入出力タイミングの位相差を補正するエラスティックストア回路を提供する。
【解決手段】位相安定監視部19は、タイミングS3とタイミングS6の位相差とその安定度を監視し、入出力クロックが安定状態であり、かつ位相差がｎ/2±2以上である場合に、前方にａ段または後方にｂ段の補正通知信号を出力する。位相補正部18は補正通知信号を受けると、補正すべき段数により、入力データ保持部12に出力するデータを入力データ保持部12がデータを保持する周期タイミングに合わせて切り替える。カウンタ15は補正通知信号を受けると、その周期のみ前方補正の場合は「n-a」クロック周期、後方補正の場合は「n+b」クロック周期で動作させる。 （もっと読む）

【課題】較正正確度が改善されたオンダイターミネーション制御装置を提供する。
【解決手段】コード信号に応じて該当するトランジスタがターンオン／ターンオフされて、オンダイターミネーション抵抗値を外部抵抗値と同一に調整するオンダイターミネーション制御部と、オンダイターミネーション制御部の出力電圧からオフセット電圧値を検出してキャパシタに保存し、保存されたオフセット電圧値を相殺した電圧と既に設定された基準電圧とを比較して出力するオフセット補償部と、オフセット補償部の出力を一定時間保存するラッチと、ラッチの出力をカウントしてコード信号を増加又は減少させるカウンタとを含む。 （もっと読む）

【課題】高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路を提供する。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、切換信号に基づいて、分数分周信号と第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。 （もっと読む）

【課題】ＵＳＢクロックやシステムクロック等を使用する半導体装置において、汎用性を向上することができる技術を提供する。
【解決手段】複数のクロック（入力クロック１、入力クロック２）を入力とし、その複数のクロックのそれぞれを入力クロック１カウンタ１１０ａ及び入力クロック２カウンタ１１０ｂで一定期間計測し、その計測結果を用いて複数のクロックのそれぞれの周波数を検出し、その検出結果に基づいて、クロックソース選択回路１０７ｂで複数のクロックのいずれかを選択し、ＰＬＬ回路２（１０８ｂ）で逓倍し、分周回路２（１０９ｂ）で分周し、ＵＳＢクロックを生成する。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）

【課題】ＴＡＤ方式のＡ／Ｄ変換回路において、パルス遅延回路を再起動するまでの待ち時間を短縮して高速な連続動作を可能とすること、更には、高速な連続動作を可能としつつ回路規模を削減すること。
【解決手段】Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路１０及び周回数カウンタ１３を初期化するため、ラッチ＆エンコーダ１１及びラッチ回路１４が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。また、パルス遅延回路１０の起動，休止を制御する起動制御信号ＲＲ及び周回数カウンタ１３を初期化するカウンタ初期化信号ＲＣを生成する制御信号生成回路１５は、遅延回路１６と論理回路１７〜１９により構成されたエッジ検出回路からなり、サンプリングクロックＣＫＳの周期より短い休止期間を設定できるため、高速な連続動作が可能となる。 （もっと読む）

電気カウンタ回路（３０，４０，８０）は、複数のクロック信号（２１−２４，１２１−１２５，１３１−１３４）を発生するクロック発生器（１，５４，１１１，１２０，１３０）と、デジタル信号（ＤＳ）の第１の特徴信号部分（ＬＥ）が現れる第１の瞬時にクロック信号（２１−２４，１２１−１２５，１３１−１３４）をサンプリングするサンプリング装置（３２，８１）と、を具えている。さらに、電気カウンタ回路（３０，４０，８０）は、第１の瞬時と、第１の瞬時以降の第２の瞬時との間の時間を算出する計算装置（３３）を具えている。この算出は、第１の瞬時におけるクロック信号（２１−２４，１２１−１２５，１３１−１３４）に基づき、かつ第２の瞬時におけるクロック信号（２１−２４，１２１−１２５，１３１−１３４）に基づく。クロック信号（２１−２４，１２１−１２５，１３１−１３４）は、各々同じサイクル持続時間（Ｔ）を有し、各々互いに位相シフトされる。
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温度補償水晶発振器などの高速クロックを使用してスリープまたは低速クロックの周波数を推定するための装置および方法。開示されている装置は、高速クロックに同期する、スリープクロック周期のそれぞれのサイクルを発行するスリープクロック同期パルスを受け取る第１のカウンタを有する推定器を備える。低速クロック同期パルスは、所定の個数までカウントされ、その後、フルカウント信号が発行される。第２のカウンタは、フルカウント信号を受け取り、フルカウント信号を受け取る毎にインクリメントする。第３のカウンタは、フルカウント信号が現れるまで高速クロックサイクルをカウントする。低速および高速クロックサイクルのカウント数に基づき、測定を実行するため高速クロックの領域のみを使用して低速クロックの周波数を決定し、これにより、測定の精度を高速クロックの精度に結び付けることができる。開示されている装置は、さらに、集積回路および開示されている推定器を使用するトランシーバを備える。それに対応する方法も開示される。
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【課題】グリッチの発生を抑制することのできる分周回路を提供すること。
【解決手段】分周回路２ａの第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。第２カウンタ２２は基準クロック信号ＩＣＫの立ち下がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第２分周信号ＦＣＫを出力する。第１カウンタ２１は、第２イネーブル信号生成回路２４により生成された第１イネーブル信号ＲＥＮに応答してカウント動作を実行・停止し、第２カウンタ２２は、第１イネーブル信号生成回路２３により生成された第２イネーブル信号ＦＥＮに応答してカウント動作を実行・停止する。出力回路２５は、第１分周信号ＲＣＫと第２分周信号ＦＣＫを合成して分周クロック信号ＤＣＫを生成する。 （もっと読む）

【課題】逓倍率等の設定用のピンを用意する必要がなく，かつ，逓倍率等の変更時に外部リセット信号を供給する必要がない半導体集積回路を、提供する。
【解決手段】半導体集積回路１０を、各種の内部回路に供給する内部クロックを外部クロックから生成するための、生成する内部クロックの種類を指定可能であると共に，生成する内部クロックの種類を指定し直すときにリセットが必要なクロックジェネレータ１１と、生成する内部クロックの種類をクロックジェネレータ１１に対して指定する処理とクロックジェネレータ１１をリセットする処理とを，ＣＰＵからのコマンドに基づき実行可能なリセット信号生成回路１２及び設定用回路１３とを備える回路としておく。
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【課題】出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供する。
【解決手段】第２実施形態では、基準信号ＰＲＥＦの１周期おきに出力されると共に論理反転の関係にある２つのカウント許可信号ＵＣＥ１，ＵＣＥ２を補正対象とし、同一構成の２つのカウンタ・データラッチ回路４ａ，４ｂを基準信号ＰＲＥＦの１周期分ずつずらして動作させる。そして、基準信号ＰＲＥＦの１周期毎に周波数制御データＣＤ１〜ＣＤ１２（ｃ）の補正を繰り返すことにより、基準信号ＰＲＥＦの周波数を多相クロックＲ１〜Ｒ１６の総数倍に逓倍した出力信号ＰＯＵＴを発生させる。そのため、出力クロックＲＣＫ（＝Ｒ１３）をカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、基準信号ＰＲＥＦの１周期分の時間になる。 （もっと読む）

【課題】出力信号の精度を維持することが可能な高精度の周波数逓倍装置を低コストに提供する。
【解決手段】基準信号ＰＲＥＦの１周期分の時間内に生成された出力クロックＲＣＫをカウント（計時）し、そのカウント値を表すデジタルデータＤＬ１〜ＤＬ１２をラッチ（確定）し、そのデジタルデータをクリアする、という動作を基準信号ＰＲＥＦの２周期毎に繰り返す結果、基準信号ＰＲＥＦの２周期毎にラッチされたデジタルデータＤＬ１〜ＤＬ１２である周波数制御データＣＤ１〜ＣＤ１２が新たに生成される。この新たに生成される周波数制御データ[2]は、基準信号ＰＲＥＦの２周期前に生成された周波数制御データ[1]を補正したものといえる。そのため、出力クロックＲＣＫのカウント値が周波数制御データに反映され、新たな周波数制御データ[2]が生成されるまでに要する時間である補正遅延時間ｔは基準信号ＰＲＥＦの２周期分の時間になる。 （もっと読む）

【課題】パルス信号の入力及びオーバーフローの双方について割り込み信号を発生するタイマを用いてパルス信号の幅や周期を正確に測定可能なパルス信号測定方法を提供する。
【解決手段】リロードレジスタへリロードすると共に割り込み信号を出力し、カウント値がオーバーフローした場合にはリロードレジスタへリロードせずに割り込み信号を出力すると共にオーバーフローフラグをオン状態にするタイマを用いてパルス幅又は周期を測定する際に、割り込み信号を受けてリロードレジスタのカウント値を読み出し（ステップＳＴ１）、タイマのオーバーフローフラグの状態を判別し（ステップＳＴ２）、オーバーフローフラグがオンしている場合に、リロードレジスタから読み出した今回値と前回値との比較に基づいてパルス信号の入力の有無を判断する（ステップＳＴ６）。 （もっと読む）

【課題】
消費電流の削減、回路規模の削減、高速動作を可能とするプリエンファシス回路の提供。
【解決手段】
パラレルデータを第１のシリアルデータに変換する第１のパラレルシリアル変換回路１０１_１と、該パラレルデータを第２のシリアルデータに変換する第２のパラレルシリアル変換回路１０１_２と、前記第１及び第２のパラレルシリアル変換回路の第１及び第２のシリアルデータを入力して前記第１のシリアルデータの変化点を強調した信号を出力する混合回路１０３と、前記第１及び第２のパラレルシリアル変換回路に、互いに相の異なるクロック群よりなる第１のクロック群と、互いに相の異なるクロック群よりなる第２のクロック群をそれぞれ供給するクロック生成回路１０２とを備え、前記第２のクロック群の第１相のクロックは、前記第１のクロック群の第２相のクロックに対応している。 （もっと読む）

【課題】半導体に与えるクロック信号の一部の周波数を低減出来る回路を提供すること。
【解決手段】１組の時間インターバルを有するカウンタ信号１２２を出力するように動作するカウンタ回路１２０と、出力クロック信号１１４を発生するように動作するゲート回路１１０とを具備し、前記出力クロック信号１１４は、第１の動作モードにおいては、入力クロック信号１１２と実質的に同一であり、第２の動作モードにおいては、１組の時間インターバルのうちの少なくとも１つの時間インターバル中に、前記入力クロック信号１１２に実質的に等しくされている。 （もっと読む）

【課題】 クロックやデータの分配において、ＳＫＥＷを小さくできるとともに、動作依存の消費電力（ＡＣ成分）を小さくでき、また、分配回路自身が発生するノイズを抑制できる。
【解決手段】 一又は二以上の回路ブロック１０−１〜１０−ｎを有するデジタル回路１ａが搭載された半導体デバイスにおいて、クロックを分配するクロック配線２０と、データを分配するデータ配線３０とを備え、クロック配線２０のクロック主経路２１が、クロック分岐路２２の各分岐点間に接続されたクロック用バッファ２５を有し、データ配線３０のデータ主経路３１が、データ分岐路３２の各分岐点間に接続されたデータ用バッファ３５を有し、それらクロック用バッファ２５及びデータ用バッファ３５にＢＩＡＳ信号を与えるバイアス配線４０と、ＢＩＡＳ信号を生成する遅延ロックループ回路（ＤＬＬ）６０とを備えた。 （もっと読む）

【課題】 電源電圧のレベルが低くなっても高周波数の多様なクロック信号を発生することが可能な位相同期ループ及び方法を提供すること。
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してｎ（ｎは４以上の整数）個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも４個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。 （もっと読む）

【課題】 位相同期ループ回路において周波数エラーを高速で検出できる周波数検出器及び周波数エラーの検出方法を提供する。
【解決手段】 予測されたランレングス信号の予測分布度に基づいて、周波数検出周期の間にサンプルされたＲＦ信号からランレングス信号を検出するランレングス信号検出ユニットと、周波数検出周期の間に、検出されたランレングス信号をカウントする少なくとも一つのカウンタを備えたカウンタユニットと、サンプルされたＲＦ信号のパッシングエッジをカウントして、周波数検出周期を制御するエッジカウンタと、カウンタユニットに含まれたカウンタによりカウントされた値及び所定の基準値を利用して、周波数検出周期の間の周波数エラーを生成する周波数エラー生成ユニットとを備える。 （もっと読む）