位相比較回路およびそれを用いたＰＬＬ周波数シンセサイザ
【課題】高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路を提供する。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、切換信号に基づいて、分数分周信号と第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、切換信号に基づいて、分数分周信号と第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較回路、および、この位相比較回路を用いたＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
移動体通信に用いられるＰＬＬ周波数シンセサイザが知られている（例えば、特許文献１および２）。携帯電話では、通信方式としてＧＳＭなどのＴＤＭＡ方式が採用されている。ＴＤＭＡ方式では、複数のデータがガードバンドを介して時系列に配列されており、各データには異なる周波数が割り振られる。したがって、携帯電話基地局に用いられるＰＬＬ周波数シンセサイザは、ガードバンド中に、高速に周波数を切り換えられなければならない。
【０００３】
高速に周波数を切り換える手法としては、以下の２つの手法が知られている。第１の手法では、複数の整数分周型ＰＬＬ周波数シンセサイザとスイッチ回路とを備え、スイッチ回路によって周波数を切り換える。第１の手法によれば、周波数切り換え時間はスイッチ回路の切り換え時間に依存し、高速な周波数切り換えが可能である。第２の手法では、分数分周型ＰＬＬ周波数シンセサイザを備え、整数分周１／Ｎより高速な分数分周Ｆ／Ｍによって高速な周波数切り換えが可能である。例えば、分数分周型ＰＬＬ周波数シンセサイザの方式としてはΣΔ変調方式が知られている。
【特許文献１】米国特許第５９２０２３３号明細書
【特許文献２】国際公開第０２／０７６００９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、第１の手法では、複数の整数分周型ＰＬＬ周波数シンセサイザが必要であるので、回路規模が大きくなってしまう。また、第２の手法では、周波数引き込み後も分周動作が行われるので、フラクショナルスプリアスが発生してしまう。
【０００５】
そこで、本発明は、高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路およびＰＬＬ周波数シンセサイザを提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の位相比較回路は、（１）分数分周動作を制御するための第１の制御信号と分数分周動作と整数分周動作とを切り換えるための切換信号とを生成する制御回路と、（２）制御回路から出力された第１の制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、（３）分数分周器から出力された分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、（４）基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、（５）制御回路から出力された切換信号に基づいて、分数分周器から出力された分数分周信号と第１の整数分周器から出力された第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、（６）制御回路から出力された切換信号に基づいて、基準クロックと第２の整数分周器から出力された第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、（７）第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器と、を備えている。
【０００７】
この位相比較回路によれば、分数分周器、制御回路、および位相比較器によって分数分周型の位相比較回路が構成され、分数分周器、第１の整数分周器、第２の整数分周器、および位相比較器によって整数分周型の位相比較回路が構成される。制御回路は、第１の選択回路および第２の選択回路によって分数分周動作と整数分周動作とを切り換えることができるので、この位相比較回路によれば、分数分周動作によって高速な周波数引き込みを可能とし、周波数引き込み後には、フラクショナルスプリアスを発生することがない整数分周動作に切り換えることができる。
【０００８】
また、この位相比較回路によれば、分数分周型の位相比較回路に加えて、第１および第２の整数分周器と第１および第２の選択回路とを備える小型な回路で、上記した大きな利点を得ることができる。
【０００９】
分数分周のための設定値における分母定数は奇数であることが好ましく、制御回路は、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差がゼロのときに、分数分周動作から整数分周動作へ切り換えることが好ましい。
【００１０】
分数分周のための設定値Ｄ／Ｆにおける分母定数Ｆが奇数であると、分数分周動作において、位相比較器の二つの入力信号の周波数差および位相差がゼロの状態が存在する。この構成によれば、制御回路によって、位相比較器の二つの入力信号の周波数差および位相差がゼロの状態のときに分数分周動作から整数分周動作へ切り換えることができる。したがって、整数分周動作へ切り換えた直後の周波数誤差および位相誤差に対する再引き込みを行う必要がなく、周波数および位相の引き込み時間の遅延を低減することができる。
【００１１】
本発明のＰＬＬ周波数シンセサイザは、（１）分数分周動作と整数分周動作とを切り替え可能であり、クロックを分周した分周信号と基準クロックとの周波数差および位相差を表す比較信号を生成する、請求項１または２に記載の位相比較回路と、（２）位相比較回路から出力された比較信号を平滑化した第２の制御信号を生成する平滑化回路と、（３）第２の制御信号の電圧レベルに基づいて、生成するクロックの周波数を変更する周波数可変型発振器と、を備えている。
【００１２】
このＰＬＬ周波数シンセサイザによれば、上記の位相比較回路を用いているので、分数分周動作によって高速に周波数を変更することが可能であり、周波数変更後には、フラクショナルスプリアスを発生することがない整数分周動作に切り換えることができる。また、小型な回路で、上記した大きな利点を得ることができる。
【発明の効果】
【００１３】
本発明によれば、高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路およびＰＬＬ周波数シンセサイザが提供される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００１５】
図１は、本発明の実施形態に係るＰＬＬ周波数シンセサイザを示す回路ブロック図である。図１に示すＰＬＬ周波数シンセサイザ１は、温度補償型水晶発振器（Temperature Compensated Xtal(Crystal) Oscillator：以下ＴＣＸＯという）１０、電圧制御発振器（VoltageControlled Oscillator：以下ＶＣＯという）２０、位相比較部（位相比較回路）３０、ローパスフィルタ（以下ＬＰＦという）４０を備えている。
【００１６】
ＴＣＸＯ１０は、水晶振動子、発振器、および容量素子を含む水晶発振回路と温度補償回路とを有している。ＴＣＸＯ１０は、温度変動に依存することなく、ほぼ一定な周波数を有する基準クロックを生成する。ＴＣＸＯ１０の出力端子は、位相比較部３０の第１の入力端子に接続されている。
【００１７】
ＶＣＯ２０は電圧制御型の発振器である。ＶＣＯ２０は、制御端子に入力される第２の制御信号の電圧レベルに応じた周波数を有するＶＣＯクロックを生成する。ＶＣＯ２０の出力端子は、位相比較部３０の第２の入力端子に接続されている。
【００１８】
位相比較部３０は、ＴＣＸＯ１０から出力された基準クロックとＶＣＯ２０から出力されたＶＣＯクロックを分周した分周信号との周波数差および位相差を表す比較信号を生成する。例えば、位相比較部３０は、基準クロックとＶＣＯクロックを分周した分周信号との周波数差および位相差に応じたパルス幅を有する比較信号を生成する。位相比較部３０の詳細は後述する。位相比較部３０の出力端子は、ＬＰＦ４０の入力端子に接続されている。
【００１９】
ＬＰＦ４０は、位相比較部３０から出力された比較信号のレベルを平滑化した電圧レベルを有する第２の制御信号を生成する。ＬＰＦ４０の出力端子は、ＶＣＯの制御端子に接続されている。
【００２０】
このように、ＶＣＯ２０、位相比較部３０、およびＬＰＦ４０から構成された帰還ループによって、ＶＣＯ２０から出力されたＶＣＯクロックの周波数は、ＴＣＸＯから出力される基準クロックの周波数に比例して変更される。
【００２１】
次に、本発明の実施形態に係る位相比較部（位相比較回路）３０について詳細に説明する。位相比較部３０は、分数分周器３１、制御部（制御回路）３２、第１の整数分周器３３、第２の整数分周器３４、第１のスイッチ３５、第２のスイッチ３６、位相比較器３７、およびチャージポンプ回路３８を備えている。
【００２２】
分数分周器３１の入力端子はＶＣＯ２０の出力端子に接続されており、分数分周器３１の制御端子は制御部３２に接続されている。分数分周器３１は、制御部３２から出力された第１の制御信号Ｓｆｃに基づいて、ＶＣＯ２０から出力されたＶＣＯクロックを分数分周した分数分周信号Ｓｖｎを生成する。例えば、分数分周器３１は、第１の制御信号Ｓｆｃの電圧レベルがＬＯＷレベルである場合にＶＣＯクロックをＮ分周した分数分周信号Ｓｖｎを生成し、第１の制御信号Ｓｆｃの電圧レベルがＨＩＧＨレベルである場合にＶＣＯクロックを（Ｎ＋１）分周した分数分周信号Ｓｖｎを生成する。分数分周器３１の出力端子は、制御部３２の第１の入力端子、第１の整数分周器３３の入力端子、および第１のスイッチ３５の第１の入力端子に接続されている。
【００２３】
制御部３２の第２の入力端子は、ＴＣＸＯ１０の出力端子に接続されている。制御部３２は、分数分周器３１から出力された分数分周信号ＳｖｎおよびＴＣＸＯ１０から出力された基準クロックＣｒｅｆ、並びに外部から入力される分数分周Ｄ／Ｆのための分子定数Ｄと分母定数Ｆとに基づいて、第１の制御信号Ｓｆｃを第１の出力端子に発生する。制御部３２の第１の出力端子は分数分周器３１の制御端子に接続されている。
【００２４】
制御部３２は、基準クロックＣｒｅｆの周波数をＦｒｅｆとすると、ＶＣＯクロックの周波数Ｆｖｃｏを下記（１）式のように制御する。
【数１】
ここで、分母定数Ｆは奇数であることが好ましい。また、例えば、ＦｒｅｆはＦ×チャンネル間周波数差であり、チャンネル間周波数差が２００ｋＨｚであるときＦの値は６５程度が好ましい。また、ＮはＦｖｃｏ／Ｆｒｅｆ＝８００ＭＨｚ／（６５×２００ｋＨｚ）と設定すればよい。これにより、Ｄを０から１ずつ上昇すれば、Ｆｖｃｏが８００ＭＨｚから２００ｋＨｚずつ上昇する。
【００２５】
また、制御部３２は、分数分周信号Ｓｖｎおよび基準クロックＣｒｅｆ、並びに分子定数Ｄと分母定数Ｆとに基づいて、スタート信号Ｓｓｔａｒｔおよび切換信号Ｓｓｗを、それぞれ第２の出力端子および第３の出力端子に発生する。制御部３２の第２の出力端子は第１の整数分周器３３の制御端子および第２の整数分周器３４の制御端子に接続されており、制御部３２の第３の出力端子は第１のスイッチ３５の制御端子および第２のスイッチ３６の制御端子に接続されている。制御部３２の詳細は後述する。
【００２６】
第１の整数分周器３３は、制御部３２から出力されたスタート信号Ｓｓｔａｒｔに基づいて、分数分周器３１から出力された分数分周信号Ｓｖｎを整数分周した第１の整数分周信号を生成する。例えば、第１の整数分周器３３は、スタート信号Ｓｓｔａｒｔの電圧レベルがＬＯＷレベルである場合に整数分周動作を停止し、スタート信号Ｓｓｔａｒｔの電圧レベルがＨＩＧＨレベルである場合には分数分周信号ＳｖｎをＦ分周した第１の整数分周信号を生成する。第１の整数分周器３３の出力端子は、第１のスイッチ３５の第２の入力端子に接続されている。
【００２７】
第２の整数分周器３４は、制御部３２から出力されたスタート信号Ｓｓｔａｒｔに基づいて、ＴＣＸＯ１０から出力された基準クロックＣｒｅｆを整数分周した第２の整数分周信号を生成する。例えば、第２の整数分周器３４は、スタート信号Ｓｓｔａｒｔの電圧レベルがＬＯＷレベルである場合に整数分周動作を停止し、スタート信号Ｓｓｔａｒｔの電圧レベルがＨＩＧＨレベルである場合には基準クロックＣｒｅｆをＦ分周した第２の整数分周信号を生成する。第２の整数分周器３４の出力端子は、第２のスイッチ３６の第１の入力端子に接続されている。
【００２８】
第１のスイッチ３５は、制御部３２から出力された切換信号Ｓｓｗに基づいて、分数分周器３１から出力された分数分周信号Ｓｖｎと第１の整数分周器３３から出力された第１の整数分周信号とのいずれか一方を選択的に出力する。例えば、第１のスイッチ３５は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に分数分周信号Ｓｖｎを出力し、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合には第１の整数分周信号を出力する。すなわち、第１のスイッチ３５は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に分数分周動作に切り換え、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合に整数分周動作に切り換える。第１のスイッチ３５の出力端子は、位相比較器３７の第１の入力端子に接続されている。
【００２９】
第２のスイッチ３６の第２の入力端子には、ＴＣＸＯ１０から出力された基準クロックＣｒｅｆが入力されている。第２のスイッチ３６は、制御部３２から出力された切換信号Ｓｓｗに基づいて、第２の整数分周器３４から出力された第２の整数分周信号と基準クロックＣｒｅｆとのいずれか一方を選択的に出力する。例えば、第２のスイッチ３６は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に基準クロックＣｒｅｆを出力し、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合には第２の整数分周信号を出力する。すなわち、第２のスイッチ３６は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に分数分周動作に切り換え、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合に整数分周動作に切り換える。第２のスイッチ３６の出力端子は、位相比較器３７の第２の入力端子に接続されている。
【００３０】
位相比較器３７は、第１のスイッチ３５からの出力信号と第２のスイッチ３６からの出力信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号（電圧パルス）を生成する。例えば、位相比較器３７は、分数分周動作のときには、第１のスイッチ３５から出力された分数分周信号Ｓｖｎと第２のスイッチ３６から出力された基準クロックＣｒｅｆとの周波数差および位相差に応じたパルス幅を有する比較パルス信号を生成し、整数分周動作のときには、第１のスイッチ３５から出力された第１の整数分周信号と第２のスイッチ３６から出力された第２の整数分周信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号を生成する。位相比較器３７の出力端子は、チャージポンプ回路３８の入力端子に接続されている。
【００３１】
チャージポンプ回路３８は、位相比較器３７から出力された比較パルス信号のパルス幅に応じた電流パルス（上記した比較信号）を生成する。
【００３２】
次に、制御部（制御回路）３２について詳細に説明する。図２は、制御部を示す回路ブロック図である。図２に示す制御部３２は、ＡＮＤ回路３２１、ラッチ回路３２２、加算器３２３、減算器３２４、第３のスイッチ３２５、第１のコンパレータ３２６、第２のコンパレータ３２７、およびカウンタ３２８を備えている。
【００３３】
ＡＮＤ回路３２１は、分数分周器３１から出力された分数分周信号ＳｖｎとＴＣＸＯ１０から出力された基準クロックＣｒｅｆとを論理和演算したトリガ信号を生成する。ＡＮＤ回路３２１の出力端子は、ラッチ回路３２２の制御端子に接続されている。
【００３４】
ラッチ回路３２２は、ＡＮＤ回路から出力されたトリガ信号をクロックとして、第３のスイッチ３２５から出力された信号の値を保持したラッチ信号を生成する。ラッチ回路３２２の出力端子は、加算器３２３の第１の入力端子に接続されている。
【００３５】
加算器３２３の第２の入力端子には、外部から分数分周Ｄ／Ｆのための分子定数Ｄが入力される。加算器３２３は、ラッチ回路３２２から出力されたラッチ信号と分子定数Ｄとを加算した和信号を生成する。加算器３２３の出力端子は、減算器３２４の第１の入力端子および第３のスイッチ３２５の第１の入力端子に接続されている。
【００３６】
減算器３２４の第２の入力端子には、外部から分数分周のための分母定数Ｆが入力される。減算器３２４は、加算器３２３から出力された和信号から分母定数Ｆを減算した差信号を第１の出力端子に生成する。また、減算器３２４は、加算器３２３から出力された和信号の値が分母定数Ｆの値以上となる場合に、オーバーフローを表す第１の制御信号Ｓｆｃを第２の出力端子に生成する。例えば、減算器３２４は、和信号の値が分母定数Ｆの値未満である場合にはＬＯＷレベルの第１の制御信号Ｓｆｃを生成し、和信号の値が分母定数Ｆの値以上となる場合にはＨＩＧＨレベルの第１の制御信号Ｓｆｃを生成する。減算器３２４の第１の出力端子は第３のスイッチ３２５の第２の入力端子に接続されており、減算器３２４の第２の出力端子は分数分周器３１の制御端子に接続されている。
【００３７】
第３のスイッチ３２５は、減算器３２４から出力された第１の制御信号Ｓｆｃに基づいて、加算器３２３から出力された和信号と減算器３２４から出力された差信号とのいずれか一方を選択的に出力する。例えば、第３のスイッチ３２５は、第１の制御信号Ｓｆｃの電圧レベルがＬＯＷレベルである場合に和信号を出力し、第１の制御信号Ｓｆｃの電圧レベルがＨＩＧＨレベルである場合には差信号を出力する。第３のスイッチ３２５の出力端子は、ラッチ回路３２２の入力端子、第１のコンパレータ３２６の入力端子および第２のコンパレータ３２７の入力端子に接続されている。
【００３８】
第１のコンパレータ３２６は、第３のスイッチ３２５からの出力信号の値を所定の値と比較して、その比較結果に応じたスタート信号Ｓｓｔａｒｔを出力する。例えば、所定の値は（Ｆ−１）／２である。例えば、第１のコンパレータ３２６は、第３のスイッチ３２５からの出力信号の値が（Ｆ−１）／２未満である場合にＬＯＷレベルのスタート信号Ｓｓｔａｒｔを生成し、第３のスイッチ３２５からの出力信号の値が（Ｆ−１）／２となった場合にはＨＩＧＨレベルのスタート信号Ｓｓｔａｒｔを生成する。第１のコンパレータ３２６の出力端子は、第１の整数分周器３３の制御端子および第２の整数分周器３４の制御端子に接続されている。
【００３９】
第２のコンパレータ３２７は、第３のスイッチ３２５からの出力信号の値を所定の値と比較して、その比較結果に応じた切換トリガ信号を出力する。例えば、所定の値はゼロである。例えば、第２のコンパレータ３２７は、第３のスイッチ３２５からの出力信号の値がゼロ以外である場合にＬＯＷレベルの切換トリガ信号を生成し、第３のスイッチ３２５からの出力信号の値がゼロとなった場合にはＨＩＧＨレベルの切換トリガ信号を生成する。第２のコンパレータ３２７の出力端子は、カウンタ３２８の入力端子に接続されている。
【００４０】
カウンタ３２８は、第２のコンパレータ３２７から出力された切換トリガ信号をトリガとして、予め記憶された分数分周動作期間Ｔをカウントした後に、切換信号Ｓｓｗを出力する。例えば、カウンタ３２８は、ＬＯＷレベルの切換トリガ信号が入力されている間およびＨＩＧＨレベルの切換トリガ信号が入力されてから期間Ｔまでの間ではＬＯＷレベルの切換信号Ｓｓｗを出力し、ＨＩＧＨレベルの切換トリガ信号が入力されてから期間Ｔ経過するとＨＩＧＨレベルの切換信号Ｓｓｗを出力する。
【００４１】
次に、本実施形態のＰＬＬ周波数シンセサイザ１および位相比較回路３０の動作を説明する。まず、分数分周のための分子定数Ｄと分母定数Ｆとが外部から設定される。また、分数分周器３１から出力された分数分周信号Ｓｖｎと基準クロックＣｒｅｆとがＡＮＤ回路３２１によって加算され、トリガ信号が生成される。ラッチ回路３２２では、このトリガ信号をクロックとして、第３のスイッチ３２５から出力された信号が保持されたラッチ信号が出力される。このラッチ信号は加算器３２３によって分子定数Ｄを加算され、和信号が生成される。
【００４２】
（ａ）和信号の値＜（Ｆ−１）／２の場合
加算器３２３から出力された和信号の値が（Ｆ−１）／２より小さいと、減算器３２４によってＬＯＷレベルの第１の制御信号Ｓｆｃが出力され、第３のスイッチ３２５によって和信号がラッチ回路３２２へ出力される。このように、加算器３２３から出力された和信号の値が（Ｆ−１）／２より小さいときには、加算器３２３および第３のスイッチ３２５から出力された和信号の値は、ラッチ回路３２２から出力されたラッチ信号の値に分子定数Ｄの値を順次加算した値となる。
【００４３】
このとき、第１のコンパレータ３２６によってＬＯＷレベルのスタート信号Ｓｓｔａｒｔが出力される。また、第３のスイッチ３２５から出力された和信号の値は分子定数Ｄ以上、すなわちゼロでないので、第２のコンパレータ３２７およびカウンタ３２８によってＬＯＷレベルの切換信号Ｓｓｗが出力される。
【００４４】
分数分周器３１では、制御部３２から出力されたＬＯＷレベルの第１の制御信号Ｓｆｃに基づいてＮ分周動作が行われ、Ｎ分数分周信号Ｓｖｎが生成される。第１の整数分周器３３および第２の整数分周器３４では、制御部３２から出力されたＬＯＷレベルのスタート信号Ｓｓｔａｒｔに基づいて分周動作が停止されている。第１のスイッチ３５では、制御部３２から出力されたＬＯＷレベルの切換信号Ｓｓｗに基づいてＮ分数分周信号Ｓｖｎが選択的に出力される。同様に、第２のスイッチ３６では、制御部３２から出力されたＬＯＷレベルの切換信号Ｓｓｗに基づいて基準クロックＣｒｅｆが選択的に出力される。
【００４５】
その結果、位相比較器３７によってＮ分数分周信号Ｓｖｎと基準クロックＣｒｅｆとの周波数差および位相差に応じたパルス幅を有する比較パルス信号が生成され、チャージポンプ回路３８によって比較パルス信号のパルス幅に応じた電流パルスが生成される。この電流パルスはＬＰＦによって平滑化され、第２の制御信号が生成される。この第２の制御信号に制御されてＶＣＯ２０から出力されたＶＣＯクロックの周波数が変更される。
【００４６】
（ｂ）（Ｆ−１）／２≦和信号の値＜Ｆの場合
その後、第３のスイッチ３２５から出力された信号の値すなわち和信号の値が（Ｆ−１）／２になると、第１のコンパレータ３２６によってＨＩＧＨレベルのスタート信号Ｓｓｔａｒｔが出力される。このスタート信号Ｓｓｔａｒｔに応じて、第１の整数分周器３３および第２の整数分周器３４ではＦ分周動作が開始される。すなわち、第１の整数分周器３３および第２の整数分周器３４は整数分周動作に備える。このスタート信号Ｓｓｔａｒｔは、ＰＬＬ周波数シンセサイザ１が周波数引き込み動作を開始して最初の１回だけ有効となる。
【００４７】
和信号の値がＦより小さいときには、減算器３２４によってＬＯＷレベルの第１の制御信号Ｓｆｃが出力されるので、上記のように和信号の値はラッチ信号の値に分子定数Ｄの値を順次加算した値となる。また、分数分周器３１、第１のスイッチ３５、第２のスイッチ３６、位相比較器３７、チャージポンプ回路３８、ＬＰＦ４０、およびＶＣＯ２０によって上記の動作が継続される。
【００４８】
（ｃ）和信号の値＞Ｆの場合
その後、和信号の値がＦより大きくなると、減算器３２４によってＨＩＧＨレベルの第１の制御信号Ｓｆｃが出力され、第３のスイッチ３２５によって減算器３２４から出力された差信号がラッチ回路３２２へ出力される。すると、分数分周器３１では、制御部３２から出力されたＨＩＧＨレベルの第１の制御信号Ｓｆｃに基づいて（Ｎ＋１）分周動作が行われ、（Ｎ＋１）分数分周信号Ｓｖｎが生成される。
【００４９】
このとき、差信号の値はゼロより大きくＤより小さい値であるので、ＡＮＤ回路３２１からの次のトリガ信号によって加算器３２３から出力された和信号がＦより小さくなり、第１の制御信号Ｓｆｃは再びＬＯＷレベルに戻る。すなわち、分数分周器３１では、（Ｎ＋１）分周動作が１回だけ行われた後、上記した（ａ）〜（ｃ）の動作が繰り返される。このように、和信号の値がＦとなるまでに、Ｎ分周が（Ｆ−Ｄ）回、（Ｎ＋１）分周がＤ回行われる。すなわち、上記（１）式に基づく分数分周動作が行われる。
【００５０】
（ｄ）和信号の値＝Ｆの場合
上記した（ａ）〜（ｃ）の動作が繰り返されると、加算器３２３から出力された和信号の値がＦとなり、減算器３２４から出力された差信号すなわち第３のスイッチ３２５から出力された信号がゼロとなる。すると、第２のコンパレータ３２７によってＨＩＧＨレベルの切換トリガ信号が出力され、カウンタ３２８によってカウントが開始されて、期間Ｔ経過後にＨＩＧＨレベルの切換信号Ｓｓｗが出力される。
【００５１】
第１のスイッチ３５では、制御部３２から出力されるＨＩＧＨレベルの切換信号Ｓｓｗに基づいて、分数分周信号Ｓｖｎに代わり第１の整数分周信号が選択的に出力される。同様に、第２のスイッチ３６では、制御部３２から出力されるＨＩＧＨレベルの切換信号Ｓｓｗに基づいて、基準クロックＣｒｅｆに代わり第２の整数分周信号が選択的に出力される。
【００５２】
その結果、位相比較器３７によって第１の整数分周信号と第２の整数分周信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号が生成され、チャージポンプ回路３８によって比較パルス信号のパルス幅に応じた電流パルスが生成される。この電流パルスはＬＰＦによって平滑化され、第２の制御信号が生成される。この第２の制御信号に制御されてＶＣＯから出力されたＶＣＯクロックの周波数が一定に保持される。
【００５３】
このように、（ａ）〜（ｃ）において分数分周動作が行われ、（ｄ）において整数分周動作へ切り換えられる。分数分周動作から整数分周動作への切換のタイミングは、分数分周器３１においてＮ分周動作をＦ−Ｄ回およびＮ＋１分周動作をＤ回行った直後、すなわち分数分周器３１における分数分周動作をＦ回行った直後となる。
【００５４】
次に、位相比較器３７の二つの入力信号の位相関係について説明する。図３は、分母定数Ｆが偶数であり、分子定数Ｄが奇数である場合の位相比較器の入力信号波形を示す図であり、図４は、分母定数Ｆおよび分子定数Ｄが共に偶数である場合の位相比較器の入力信号波形を示す図である。なお、本実施形態ではＦ＝６５程度が好ましい旨を上記したが、図３および図４では、本実施形態の特徴を明確にするために、Ｆ＝８の場合を例示する。
【００５５】
図３によれば、分母定数Ｆが偶数であり、分子定数Ｄが奇数である場合、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆの位相に対して、７ｔ、５ｔ、３ｔ、ｔ進んだ位相および７ｔ、５ｔ、３ｔ、ｔ遅れた位相をとりうる。また、図４によれば、分母定数Ｆおよび分子定数Ｄが共に偶数である場合、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆの位相に対して、６ｔ、４ｔ、２ｔ進んだ位相および６ｔ、４ｔ、２ｔ遅れた位相をとりうる。すなわち、分母定数Ｆが偶数である場合、分数分周信号Ｓｖｎと基準クロックＣｒｅｆとの周波数が一致しても、位相が一致することがない。
【００５６】
このように、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆを基準にして、下式（２）によって表される基準時間の倍数を有する複数の位相誤差を取りうる。
【数２】
【００５７】
次に、分母定数Ｆが奇数である本実施形態について説明する。図５は、分母定数Ｆが奇数である場合の位相比較器の入力信号波形を示す図である。図５では、Ｆ＝７の場合を例示する。図５によれば、分母定数Ｆが奇数である場合、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆの位相に対して、６ｔ、４ｔ、２ｔ進んだ位相、６ｔ、４ｔ、２ｔ遅れた位相、および一致した位相をとりうる。すなわち、分母定数Ｆが奇数である場合、分数分周信号Ｓｖｎと基準クロックＣｒｅｆとの周波数および位相が一致するタイミングが存在する。この一致するタイミングは位相比較の周期のＦ回に１回発生し、分子定数Ｄの値によらず制御回路３２における加算器３２３の出力が（Ｆ−１）／２になった直後に発生する。このタイミングで第１および第２の整数分周器３３，３４の動作を開始する。これにより、第１および第２の整数分周器３３，３４の出力の位相は常に一致するようになる。この一致するタイミングの繰り返し周波数Ｆｃｈは、下式（３）によって表される。
【数３】
【００５８】
上記（１）式および（３）式より、ＶＣＯ２０から出力されるＶＣＯクロックの周波数Ｆｖｃｏは、下式（４）によって表すことができる。
【数４】
【００５９】
ここで、Ｆｃｈは、分周数Ｆを有する第１の整数分周器３３から出力された第１の整数分周信号の周波数、および分周数Ｆを有する第２の整数分周器３４から出力された第２の整数分周信号の周波数である。また、上記（４）式は、位相比較周波数Ｆｃｈで位相比較された整数分周動作を示す。
【００６０】
図６は、第２の制御信号波形を示す図である。図６では、分母定数Ｆ＝７、分子定数Ｄ＝１の場合を例示する。上述したように、分数分周動作から整数分周動作へ切り換えるためのＨＩＧＨレベルの切換信号Ｓｓｗは、分数分周器３１においてＦ回分周動作が行われた直後に生成される（図６に示すタイミングＡ）。このとき、分数分周動作から整数分周動作へ切り換えがおこなわれ、図６に示すように、第２の制御信号の電圧レベルは第２の制御信号の平均電圧レベルである。整数分周動作へ切り換え後の位相比較は、制御回路３２における加算器３２３の出力が（Ｆ−１）／２になる周期を持つタイミングで行われ（図６に示すタイミングＢ）、この時の位相比較器３７の二つの入力信号の周波数差および位相差は一致する。
【００６１】
一般に、図６に示すように、第２の制御信号の電圧レベル変動に起因してフラクショナルスプリアスが発生する。すなわち、フラクショナルスプリアスの周波数は、第２の制御信号の電圧レベル変動の周期に相当する。しかしながら、図６に示すように、整数分周動作に切り換えると、第２の制御信号の電圧レベル変動が生じないので、フラクショナルスプリアスが発生しないことがわかる。
【００６２】
このように、本実施形態の位相比較回路３０によれば、分数分周動作によって高速な周波数引き込みを可能とし、周波数引き込み後には、スプリアスを発生することがない整数分周動作に切り換えることができる。
【００６３】
また、本実施形態の位相比較回路３０によれば、分数分周のための設定値Ｄ／Ｆにおける分母定数Ｆが奇数であるので、分数分周動作において、位相比較器３７の二つの入力信号の周波数差および位相差がゼロの状態が存在する。本実施形態の位相比較回路３０によれば、制御回路３２によって、位相比較器３７の二つの入力信号の周波数差および位相差がゼロの状態を保ったまま分数分周動作から整数分周動作へ切り換えることができる。したがって、本実施形態の位相比較回路３０によれば、整数分周動作へ切り換えた直後の周波数誤差および位相誤差に対する再引き込みを行う必要がなく、周波数および位相の引き込み時間の遅延を低減することができる。
【００６４】
また、本実施形態の位相比較回路３０によれば、一般的なチャージポンプ回路の出力段におけるサンプリング回路やΔΣ変調回路を用いずに、分数分周型の位相比較回路に加えて、第１および第２の整数分周器と第１および第２の選択回路とを備える小型な回路で、上記した大きな利点を得ることができる。
【００６５】
また、本実施形態のＰＬＬ周波数シンセサイザ１によれば、上記の位相比較回路３０を用いているので、分数分周動作によって高速に周波数を変更することが可能であり、周波数変更後には、スプリアスを発生することがない整数分周動作に切り換えることができる。また、小型な回路で、上記した大きな利点を得ることができる。
【００６６】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係るＰＬＬ周波数シンセサイザを示す回路ブロック図である。
【図２】制御部を示す回路ブロック図である。
【図３】分母定数Ｆが偶数であり、分子定数Ｄが奇数である場合の位相比較器の入力信号波形を示す図である。
【図４】分母定数Ｆおよび分子定数Ｄが共に偶数である場合の位相比較器の入力信号波形を示す図である。
【図５】分母定数Ｆが奇数である場合の位相比較器の入力信号波形を示す図である。
【図６】第２の制御信号波形を示す図である。
【符号の説明】
【００６８】
１…ＰＬＬ周波数シンセサイザ、１０…ＴＣＸＯ（温度補償型水晶発振器）、２０…ＶＣＯ（電圧制御型発振器）、３０…位相比較部（位相比較回路）、４０…ＬＰＦ、３１…分数分周器、３２…制御部（制御回路）、３３…第１の整数分周器、３４…第２の整数分周器、３５…第１のスイッチ（第１の選択回路）、３６…第２のスイッチ（第２の選択回路）、３７…位相比較器、３８…チャージポンプ回路、３２１…ＡＮＤ回路、３２２…ラッチ回路、３２３…加算器、３２４…減算器、３２５…第３のスイッチ、３２６…第１のコンパレータ、３２７…第２のコンパレータ、３２８…カウンタ。
【技術分野】
【０００１】
本発明は、位相比較回路、および、この位相比較回路を用いたＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
移動体通信に用いられるＰＬＬ周波数シンセサイザが知られている（例えば、特許文献１および２）。携帯電話では、通信方式としてＧＳＭなどのＴＤＭＡ方式が採用されている。ＴＤＭＡ方式では、複数のデータがガードバンドを介して時系列に配列されており、各データには異なる周波数が割り振られる。したがって、携帯電話基地局に用いられるＰＬＬ周波数シンセサイザは、ガードバンド中に、高速に周波数を切り換えられなければならない。
【０００３】
高速に周波数を切り換える手法としては、以下の２つの手法が知られている。第１の手法では、複数の整数分周型ＰＬＬ周波数シンセサイザとスイッチ回路とを備え、スイッチ回路によって周波数を切り換える。第１の手法によれば、周波数切り換え時間はスイッチ回路の切り換え時間に依存し、高速な周波数切り換えが可能である。第２の手法では、分数分周型ＰＬＬ周波数シンセサイザを備え、整数分周１／Ｎより高速な分数分周Ｆ／Ｍによって高速な周波数切り換えが可能である。例えば、分数分周型ＰＬＬ周波数シンセサイザの方式としてはΣΔ変調方式が知られている。
【特許文献１】米国特許第５９２０２３３号明細書
【特許文献２】国際公開第０２／０７６００９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、第１の手法では、複数の整数分周型ＰＬＬ周波数シンセサイザが必要であるので、回路規模が大きくなってしまう。また、第２の手法では、周波数引き込み後も分周動作が行われるので、フラクショナルスプリアスが発生してしまう。
【０００５】
そこで、本発明は、高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路およびＰＬＬ周波数シンセサイザを提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の位相比較回路は、（１）分数分周動作を制御するための第１の制御信号と分数分周動作と整数分周動作とを切り換えるための切換信号とを生成する制御回路と、（２）制御回路から出力された第１の制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、（３）分数分周器から出力された分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、（４）基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、（５）制御回路から出力された切換信号に基づいて、分数分周器から出力された分数分周信号と第１の整数分周器から出力された第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、（６）制御回路から出力された切換信号に基づいて、基準クロックと第２の整数分周器から出力された第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、（７）第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器と、を備えている。
【０００７】
この位相比較回路によれば、分数分周器、制御回路、および位相比較器によって分数分周型の位相比較回路が構成され、分数分周器、第１の整数分周器、第２の整数分周器、および位相比較器によって整数分周型の位相比較回路が構成される。制御回路は、第１の選択回路および第２の選択回路によって分数分周動作と整数分周動作とを切り換えることができるので、この位相比較回路によれば、分数分周動作によって高速な周波数引き込みを可能とし、周波数引き込み後には、フラクショナルスプリアスを発生することがない整数分周動作に切り換えることができる。
【０００８】
また、この位相比較回路によれば、分数分周型の位相比較回路に加えて、第１および第２の整数分周器と第１および第２の選択回路とを備える小型な回路で、上記した大きな利点を得ることができる。
【０００９】
分数分周のための設定値における分母定数は奇数であることが好ましく、制御回路は、第１の選択回路からの出力信号と第２の選択回路からの出力信号との周波数差および位相差がゼロのときに、分数分周動作から整数分周動作へ切り換えることが好ましい。
【００１０】
分数分周のための設定値Ｄ／Ｆにおける分母定数Ｆが奇数であると、分数分周動作において、位相比較器の二つの入力信号の周波数差および位相差がゼロの状態が存在する。この構成によれば、制御回路によって、位相比較器の二つの入力信号の周波数差および位相差がゼロの状態のときに分数分周動作から整数分周動作へ切り換えることができる。したがって、整数分周動作へ切り換えた直後の周波数誤差および位相誤差に対する再引き込みを行う必要がなく、周波数および位相の引き込み時間の遅延を低減することができる。
【００１１】
本発明のＰＬＬ周波数シンセサイザは、（１）分数分周動作と整数分周動作とを切り替え可能であり、クロックを分周した分周信号と基準クロックとの周波数差および位相差を表す比較信号を生成する、請求項１または２に記載の位相比較回路と、（２）位相比較回路から出力された比較信号を平滑化した第２の制御信号を生成する平滑化回路と、（３）第２の制御信号の電圧レベルに基づいて、生成するクロックの周波数を変更する周波数可変型発振器と、を備えている。
【００１２】
このＰＬＬ周波数シンセサイザによれば、上記の位相比較回路を用いているので、分数分周動作によって高速に周波数を変更することが可能であり、周波数変更後には、フラクショナルスプリアスを発生することがない整数分周動作に切り換えることができる。また、小型な回路で、上記した大きな利点を得ることができる。
【発明の効果】
【００１３】
本発明によれば、高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路およびＰＬＬ周波数シンセサイザが提供される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００１５】
図１は、本発明の実施形態に係るＰＬＬ周波数シンセサイザを示す回路ブロック図である。図１に示すＰＬＬ周波数シンセサイザ１は、温度補償型水晶発振器（Temperature Compensated Xtal(Crystal) Oscillator：以下ＴＣＸＯという）１０、電圧制御発振器（VoltageControlled Oscillator：以下ＶＣＯという）２０、位相比較部（位相比較回路）３０、ローパスフィルタ（以下ＬＰＦという）４０を備えている。
【００１６】
ＴＣＸＯ１０は、水晶振動子、発振器、および容量素子を含む水晶発振回路と温度補償回路とを有している。ＴＣＸＯ１０は、温度変動に依存することなく、ほぼ一定な周波数を有する基準クロックを生成する。ＴＣＸＯ１０の出力端子は、位相比較部３０の第１の入力端子に接続されている。
【００１７】
ＶＣＯ２０は電圧制御型の発振器である。ＶＣＯ２０は、制御端子に入力される第２の制御信号の電圧レベルに応じた周波数を有するＶＣＯクロックを生成する。ＶＣＯ２０の出力端子は、位相比較部３０の第２の入力端子に接続されている。
【００１８】
位相比較部３０は、ＴＣＸＯ１０から出力された基準クロックとＶＣＯ２０から出力されたＶＣＯクロックを分周した分周信号との周波数差および位相差を表す比較信号を生成する。例えば、位相比較部３０は、基準クロックとＶＣＯクロックを分周した分周信号との周波数差および位相差に応じたパルス幅を有する比較信号を生成する。位相比較部３０の詳細は後述する。位相比較部３０の出力端子は、ＬＰＦ４０の入力端子に接続されている。
【００１９】
ＬＰＦ４０は、位相比較部３０から出力された比較信号のレベルを平滑化した電圧レベルを有する第２の制御信号を生成する。ＬＰＦ４０の出力端子は、ＶＣＯの制御端子に接続されている。
【００２０】
このように、ＶＣＯ２０、位相比較部３０、およびＬＰＦ４０から構成された帰還ループによって、ＶＣＯ２０から出力されたＶＣＯクロックの周波数は、ＴＣＸＯから出力される基準クロックの周波数に比例して変更される。
【００２１】
次に、本発明の実施形態に係る位相比較部（位相比較回路）３０について詳細に説明する。位相比較部３０は、分数分周器３１、制御部（制御回路）３２、第１の整数分周器３３、第２の整数分周器３４、第１のスイッチ３５、第２のスイッチ３６、位相比較器３７、およびチャージポンプ回路３８を備えている。
【００２２】
分数分周器３１の入力端子はＶＣＯ２０の出力端子に接続されており、分数分周器３１の制御端子は制御部３２に接続されている。分数分周器３１は、制御部３２から出力された第１の制御信号Ｓｆｃに基づいて、ＶＣＯ２０から出力されたＶＣＯクロックを分数分周した分数分周信号Ｓｖｎを生成する。例えば、分数分周器３１は、第１の制御信号Ｓｆｃの電圧レベルがＬＯＷレベルである場合にＶＣＯクロックをＮ分周した分数分周信号Ｓｖｎを生成し、第１の制御信号Ｓｆｃの電圧レベルがＨＩＧＨレベルである場合にＶＣＯクロックを（Ｎ＋１）分周した分数分周信号Ｓｖｎを生成する。分数分周器３１の出力端子は、制御部３２の第１の入力端子、第１の整数分周器３３の入力端子、および第１のスイッチ３５の第１の入力端子に接続されている。
【００２３】
制御部３２の第２の入力端子は、ＴＣＸＯ１０の出力端子に接続されている。制御部３２は、分数分周器３１から出力された分数分周信号ＳｖｎおよびＴＣＸＯ１０から出力された基準クロックＣｒｅｆ、並びに外部から入力される分数分周Ｄ／Ｆのための分子定数Ｄと分母定数Ｆとに基づいて、第１の制御信号Ｓｆｃを第１の出力端子に発生する。制御部３２の第１の出力端子は分数分周器３１の制御端子に接続されている。
【００２４】
制御部３２は、基準クロックＣｒｅｆの周波数をＦｒｅｆとすると、ＶＣＯクロックの周波数Ｆｖｃｏを下記（１）式のように制御する。
【数１】
ここで、分母定数Ｆは奇数であることが好ましい。また、例えば、ＦｒｅｆはＦ×チャンネル間周波数差であり、チャンネル間周波数差が２００ｋＨｚであるときＦの値は６５程度が好ましい。また、ＮはＦｖｃｏ／Ｆｒｅｆ＝８００ＭＨｚ／（６５×２００ｋＨｚ）と設定すればよい。これにより、Ｄを０から１ずつ上昇すれば、Ｆｖｃｏが８００ＭＨｚから２００ｋＨｚずつ上昇する。
【００２５】
また、制御部３２は、分数分周信号Ｓｖｎおよび基準クロックＣｒｅｆ、並びに分子定数Ｄと分母定数Ｆとに基づいて、スタート信号Ｓｓｔａｒｔおよび切換信号Ｓｓｗを、それぞれ第２の出力端子および第３の出力端子に発生する。制御部３２の第２の出力端子は第１の整数分周器３３の制御端子および第２の整数分周器３４の制御端子に接続されており、制御部３２の第３の出力端子は第１のスイッチ３５の制御端子および第２のスイッチ３６の制御端子に接続されている。制御部３２の詳細は後述する。
【００２６】
第１の整数分周器３３は、制御部３２から出力されたスタート信号Ｓｓｔａｒｔに基づいて、分数分周器３１から出力された分数分周信号Ｓｖｎを整数分周した第１の整数分周信号を生成する。例えば、第１の整数分周器３３は、スタート信号Ｓｓｔａｒｔの電圧レベルがＬＯＷレベルである場合に整数分周動作を停止し、スタート信号Ｓｓｔａｒｔの電圧レベルがＨＩＧＨレベルである場合には分数分周信号ＳｖｎをＦ分周した第１の整数分周信号を生成する。第１の整数分周器３３の出力端子は、第１のスイッチ３５の第２の入力端子に接続されている。
【００２７】
第２の整数分周器３４は、制御部３２から出力されたスタート信号Ｓｓｔａｒｔに基づいて、ＴＣＸＯ１０から出力された基準クロックＣｒｅｆを整数分周した第２の整数分周信号を生成する。例えば、第２の整数分周器３４は、スタート信号Ｓｓｔａｒｔの電圧レベルがＬＯＷレベルである場合に整数分周動作を停止し、スタート信号Ｓｓｔａｒｔの電圧レベルがＨＩＧＨレベルである場合には基準クロックＣｒｅｆをＦ分周した第２の整数分周信号を生成する。第２の整数分周器３４の出力端子は、第２のスイッチ３６の第１の入力端子に接続されている。
【００２８】
第１のスイッチ３５は、制御部３２から出力された切換信号Ｓｓｗに基づいて、分数分周器３１から出力された分数分周信号Ｓｖｎと第１の整数分周器３３から出力された第１の整数分周信号とのいずれか一方を選択的に出力する。例えば、第１のスイッチ３５は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に分数分周信号Ｓｖｎを出力し、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合には第１の整数分周信号を出力する。すなわち、第１のスイッチ３５は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に分数分周動作に切り換え、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合に整数分周動作に切り換える。第１のスイッチ３５の出力端子は、位相比較器３７の第１の入力端子に接続されている。
【００２９】
第２のスイッチ３６の第２の入力端子には、ＴＣＸＯ１０から出力された基準クロックＣｒｅｆが入力されている。第２のスイッチ３６は、制御部３２から出力された切換信号Ｓｓｗに基づいて、第２の整数分周器３４から出力された第２の整数分周信号と基準クロックＣｒｅｆとのいずれか一方を選択的に出力する。例えば、第２のスイッチ３６は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に基準クロックＣｒｅｆを出力し、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合には第２の整数分周信号を出力する。すなわち、第２のスイッチ３６は、切換信号Ｓｓｗの電圧レベルがＬＯＷレベルである場合に分数分周動作に切り換え、切換信号Ｓｓｗの電圧レベルがＨＩＧＨレベルである場合に整数分周動作に切り換える。第２のスイッチ３６の出力端子は、位相比較器３７の第２の入力端子に接続されている。
【００３０】
位相比較器３７は、第１のスイッチ３５からの出力信号と第２のスイッチ３６からの出力信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号（電圧パルス）を生成する。例えば、位相比較器３７は、分数分周動作のときには、第１のスイッチ３５から出力された分数分周信号Ｓｖｎと第２のスイッチ３６から出力された基準クロックＣｒｅｆとの周波数差および位相差に応じたパルス幅を有する比較パルス信号を生成し、整数分周動作のときには、第１のスイッチ３５から出力された第１の整数分周信号と第２のスイッチ３６から出力された第２の整数分周信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号を生成する。位相比較器３７の出力端子は、チャージポンプ回路３８の入力端子に接続されている。
【００３１】
チャージポンプ回路３８は、位相比較器３７から出力された比較パルス信号のパルス幅に応じた電流パルス（上記した比較信号）を生成する。
【００３２】
次に、制御部（制御回路）３２について詳細に説明する。図２は、制御部を示す回路ブロック図である。図２に示す制御部３２は、ＡＮＤ回路３２１、ラッチ回路３２２、加算器３２３、減算器３２４、第３のスイッチ３２５、第１のコンパレータ３２６、第２のコンパレータ３２７、およびカウンタ３２８を備えている。
【００３３】
ＡＮＤ回路３２１は、分数分周器３１から出力された分数分周信号ＳｖｎとＴＣＸＯ１０から出力された基準クロックＣｒｅｆとを論理和演算したトリガ信号を生成する。ＡＮＤ回路３２１の出力端子は、ラッチ回路３２２の制御端子に接続されている。
【００３４】
ラッチ回路３２２は、ＡＮＤ回路から出力されたトリガ信号をクロックとして、第３のスイッチ３２５から出力された信号の値を保持したラッチ信号を生成する。ラッチ回路３２２の出力端子は、加算器３２３の第１の入力端子に接続されている。
【００３５】
加算器３２３の第２の入力端子には、外部から分数分周Ｄ／Ｆのための分子定数Ｄが入力される。加算器３２３は、ラッチ回路３２２から出力されたラッチ信号と分子定数Ｄとを加算した和信号を生成する。加算器３２３の出力端子は、減算器３２４の第１の入力端子および第３のスイッチ３２５の第１の入力端子に接続されている。
【００３６】
減算器３２４の第２の入力端子には、外部から分数分周のための分母定数Ｆが入力される。減算器３２４は、加算器３２３から出力された和信号から分母定数Ｆを減算した差信号を第１の出力端子に生成する。また、減算器３２４は、加算器３２３から出力された和信号の値が分母定数Ｆの値以上となる場合に、オーバーフローを表す第１の制御信号Ｓｆｃを第２の出力端子に生成する。例えば、減算器３２４は、和信号の値が分母定数Ｆの値未満である場合にはＬＯＷレベルの第１の制御信号Ｓｆｃを生成し、和信号の値が分母定数Ｆの値以上となる場合にはＨＩＧＨレベルの第１の制御信号Ｓｆｃを生成する。減算器３２４の第１の出力端子は第３のスイッチ３２５の第２の入力端子に接続されており、減算器３２４の第２の出力端子は分数分周器３１の制御端子に接続されている。
【００３７】
第３のスイッチ３２５は、減算器３２４から出力された第１の制御信号Ｓｆｃに基づいて、加算器３２３から出力された和信号と減算器３２４から出力された差信号とのいずれか一方を選択的に出力する。例えば、第３のスイッチ３２５は、第１の制御信号Ｓｆｃの電圧レベルがＬＯＷレベルである場合に和信号を出力し、第１の制御信号Ｓｆｃの電圧レベルがＨＩＧＨレベルである場合には差信号を出力する。第３のスイッチ３２５の出力端子は、ラッチ回路３２２の入力端子、第１のコンパレータ３２６の入力端子および第２のコンパレータ３２７の入力端子に接続されている。
【００３８】
第１のコンパレータ３２６は、第３のスイッチ３２５からの出力信号の値を所定の値と比較して、その比較結果に応じたスタート信号Ｓｓｔａｒｔを出力する。例えば、所定の値は（Ｆ−１）／２である。例えば、第１のコンパレータ３２６は、第３のスイッチ３２５からの出力信号の値が（Ｆ−１）／２未満である場合にＬＯＷレベルのスタート信号Ｓｓｔａｒｔを生成し、第３のスイッチ３２５からの出力信号の値が（Ｆ−１）／２となった場合にはＨＩＧＨレベルのスタート信号Ｓｓｔａｒｔを生成する。第１のコンパレータ３２６の出力端子は、第１の整数分周器３３の制御端子および第２の整数分周器３４の制御端子に接続されている。
【００３９】
第２のコンパレータ３２７は、第３のスイッチ３２５からの出力信号の値を所定の値と比較して、その比較結果に応じた切換トリガ信号を出力する。例えば、所定の値はゼロである。例えば、第２のコンパレータ３２７は、第３のスイッチ３２５からの出力信号の値がゼロ以外である場合にＬＯＷレベルの切換トリガ信号を生成し、第３のスイッチ３２５からの出力信号の値がゼロとなった場合にはＨＩＧＨレベルの切換トリガ信号を生成する。第２のコンパレータ３２７の出力端子は、カウンタ３２８の入力端子に接続されている。
【００４０】
カウンタ３２８は、第２のコンパレータ３２７から出力された切換トリガ信号をトリガとして、予め記憶された分数分周動作期間Ｔをカウントした後に、切換信号Ｓｓｗを出力する。例えば、カウンタ３２８は、ＬＯＷレベルの切換トリガ信号が入力されている間およびＨＩＧＨレベルの切換トリガ信号が入力されてから期間Ｔまでの間ではＬＯＷレベルの切換信号Ｓｓｗを出力し、ＨＩＧＨレベルの切換トリガ信号が入力されてから期間Ｔ経過するとＨＩＧＨレベルの切換信号Ｓｓｗを出力する。
【００４１】
次に、本実施形態のＰＬＬ周波数シンセサイザ１および位相比較回路３０の動作を説明する。まず、分数分周のための分子定数Ｄと分母定数Ｆとが外部から設定される。また、分数分周器３１から出力された分数分周信号Ｓｖｎと基準クロックＣｒｅｆとがＡＮＤ回路３２１によって加算され、トリガ信号が生成される。ラッチ回路３２２では、このトリガ信号をクロックとして、第３のスイッチ３２５から出力された信号が保持されたラッチ信号が出力される。このラッチ信号は加算器３２３によって分子定数Ｄを加算され、和信号が生成される。
【００４２】
（ａ）和信号の値＜（Ｆ−１）／２の場合
加算器３２３から出力された和信号の値が（Ｆ−１）／２より小さいと、減算器３２４によってＬＯＷレベルの第１の制御信号Ｓｆｃが出力され、第３のスイッチ３２５によって和信号がラッチ回路３２２へ出力される。このように、加算器３２３から出力された和信号の値が（Ｆ−１）／２より小さいときには、加算器３２３および第３のスイッチ３２５から出力された和信号の値は、ラッチ回路３２２から出力されたラッチ信号の値に分子定数Ｄの値を順次加算した値となる。
【００４３】
このとき、第１のコンパレータ３２６によってＬＯＷレベルのスタート信号Ｓｓｔａｒｔが出力される。また、第３のスイッチ３２５から出力された和信号の値は分子定数Ｄ以上、すなわちゼロでないので、第２のコンパレータ３２７およびカウンタ３２８によってＬＯＷレベルの切換信号Ｓｓｗが出力される。
【００４４】
分数分周器３１では、制御部３２から出力されたＬＯＷレベルの第１の制御信号Ｓｆｃに基づいてＮ分周動作が行われ、Ｎ分数分周信号Ｓｖｎが生成される。第１の整数分周器３３および第２の整数分周器３４では、制御部３２から出力されたＬＯＷレベルのスタート信号Ｓｓｔａｒｔに基づいて分周動作が停止されている。第１のスイッチ３５では、制御部３２から出力されたＬＯＷレベルの切換信号Ｓｓｗに基づいてＮ分数分周信号Ｓｖｎが選択的に出力される。同様に、第２のスイッチ３６では、制御部３２から出力されたＬＯＷレベルの切換信号Ｓｓｗに基づいて基準クロックＣｒｅｆが選択的に出力される。
【００４５】
その結果、位相比較器３７によってＮ分数分周信号Ｓｖｎと基準クロックＣｒｅｆとの周波数差および位相差に応じたパルス幅を有する比較パルス信号が生成され、チャージポンプ回路３８によって比較パルス信号のパルス幅に応じた電流パルスが生成される。この電流パルスはＬＰＦによって平滑化され、第２の制御信号が生成される。この第２の制御信号に制御されてＶＣＯ２０から出力されたＶＣＯクロックの周波数が変更される。
【００４６】
（ｂ）（Ｆ−１）／２≦和信号の値＜Ｆの場合
その後、第３のスイッチ３２５から出力された信号の値すなわち和信号の値が（Ｆ−１）／２になると、第１のコンパレータ３２６によってＨＩＧＨレベルのスタート信号Ｓｓｔａｒｔが出力される。このスタート信号Ｓｓｔａｒｔに応じて、第１の整数分周器３３および第２の整数分周器３４ではＦ分周動作が開始される。すなわち、第１の整数分周器３３および第２の整数分周器３４は整数分周動作に備える。このスタート信号Ｓｓｔａｒｔは、ＰＬＬ周波数シンセサイザ１が周波数引き込み動作を開始して最初の１回だけ有効となる。
【００４７】
和信号の値がＦより小さいときには、減算器３２４によってＬＯＷレベルの第１の制御信号Ｓｆｃが出力されるので、上記のように和信号の値はラッチ信号の値に分子定数Ｄの値を順次加算した値となる。また、分数分周器３１、第１のスイッチ３５、第２のスイッチ３６、位相比較器３７、チャージポンプ回路３８、ＬＰＦ４０、およびＶＣＯ２０によって上記の動作が継続される。
【００４８】
（ｃ）和信号の値＞Ｆの場合
その後、和信号の値がＦより大きくなると、減算器３２４によってＨＩＧＨレベルの第１の制御信号Ｓｆｃが出力され、第３のスイッチ３２５によって減算器３２４から出力された差信号がラッチ回路３２２へ出力される。すると、分数分周器３１では、制御部３２から出力されたＨＩＧＨレベルの第１の制御信号Ｓｆｃに基づいて（Ｎ＋１）分周動作が行われ、（Ｎ＋１）分数分周信号Ｓｖｎが生成される。
【００４９】
このとき、差信号の値はゼロより大きくＤより小さい値であるので、ＡＮＤ回路３２１からの次のトリガ信号によって加算器３２３から出力された和信号がＦより小さくなり、第１の制御信号Ｓｆｃは再びＬＯＷレベルに戻る。すなわち、分数分周器３１では、（Ｎ＋１）分周動作が１回だけ行われた後、上記した（ａ）〜（ｃ）の動作が繰り返される。このように、和信号の値がＦとなるまでに、Ｎ分周が（Ｆ−Ｄ）回、（Ｎ＋１）分周がＤ回行われる。すなわち、上記（１）式に基づく分数分周動作が行われる。
【００５０】
（ｄ）和信号の値＝Ｆの場合
上記した（ａ）〜（ｃ）の動作が繰り返されると、加算器３２３から出力された和信号の値がＦとなり、減算器３２４から出力された差信号すなわち第３のスイッチ３２５から出力された信号がゼロとなる。すると、第２のコンパレータ３２７によってＨＩＧＨレベルの切換トリガ信号が出力され、カウンタ３２８によってカウントが開始されて、期間Ｔ経過後にＨＩＧＨレベルの切換信号Ｓｓｗが出力される。
【００５１】
第１のスイッチ３５では、制御部３２から出力されるＨＩＧＨレベルの切換信号Ｓｓｗに基づいて、分数分周信号Ｓｖｎに代わり第１の整数分周信号が選択的に出力される。同様に、第２のスイッチ３６では、制御部３２から出力されるＨＩＧＨレベルの切換信号Ｓｓｗに基づいて、基準クロックＣｒｅｆに代わり第２の整数分周信号が選択的に出力される。
【００５２】
その結果、位相比較器３７によって第１の整数分周信号と第２の整数分周信号との周波数差および位相差に応じたパルス幅を有する比較パルス信号が生成され、チャージポンプ回路３８によって比較パルス信号のパルス幅に応じた電流パルスが生成される。この電流パルスはＬＰＦによって平滑化され、第２の制御信号が生成される。この第２の制御信号に制御されてＶＣＯから出力されたＶＣＯクロックの周波数が一定に保持される。
【００５３】
このように、（ａ）〜（ｃ）において分数分周動作が行われ、（ｄ）において整数分周動作へ切り換えられる。分数分周動作から整数分周動作への切換のタイミングは、分数分周器３１においてＮ分周動作をＦ−Ｄ回およびＮ＋１分周動作をＤ回行った直後、すなわち分数分周器３１における分数分周動作をＦ回行った直後となる。
【００５４】
次に、位相比較器３７の二つの入力信号の位相関係について説明する。図３は、分母定数Ｆが偶数であり、分子定数Ｄが奇数である場合の位相比較器の入力信号波形を示す図であり、図４は、分母定数Ｆおよび分子定数Ｄが共に偶数である場合の位相比較器の入力信号波形を示す図である。なお、本実施形態ではＦ＝６５程度が好ましい旨を上記したが、図３および図４では、本実施形態の特徴を明確にするために、Ｆ＝８の場合を例示する。
【００５５】
図３によれば、分母定数Ｆが偶数であり、分子定数Ｄが奇数である場合、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆの位相に対して、７ｔ、５ｔ、３ｔ、ｔ進んだ位相および７ｔ、５ｔ、３ｔ、ｔ遅れた位相をとりうる。また、図４によれば、分母定数Ｆおよび分子定数Ｄが共に偶数である場合、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆの位相に対して、６ｔ、４ｔ、２ｔ進んだ位相および６ｔ、４ｔ、２ｔ遅れた位相をとりうる。すなわち、分母定数Ｆが偶数である場合、分数分周信号Ｓｖｎと基準クロックＣｒｅｆとの周波数が一致しても、位相が一致することがない。
【００５６】
このように、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆを基準にして、下式（２）によって表される基準時間の倍数を有する複数の位相誤差を取りうる。
【数２】
【００５７】
次に、分母定数Ｆが奇数である本実施形態について説明する。図５は、分母定数Ｆが奇数である場合の位相比較器の入力信号波形を示す図である。図５では、Ｆ＝７の場合を例示する。図５によれば、分母定数Ｆが奇数である場合、分数分周信号Ｓｖｎは、基準クロックＣｒｅｆの位相に対して、６ｔ、４ｔ、２ｔ進んだ位相、６ｔ、４ｔ、２ｔ遅れた位相、および一致した位相をとりうる。すなわち、分母定数Ｆが奇数である場合、分数分周信号Ｓｖｎと基準クロックＣｒｅｆとの周波数および位相が一致するタイミングが存在する。この一致するタイミングは位相比較の周期のＦ回に１回発生し、分子定数Ｄの値によらず制御回路３２における加算器３２３の出力が（Ｆ−１）／２になった直後に発生する。このタイミングで第１および第２の整数分周器３３，３４の動作を開始する。これにより、第１および第２の整数分周器３３，３４の出力の位相は常に一致するようになる。この一致するタイミングの繰り返し周波数Ｆｃｈは、下式（３）によって表される。
【数３】
【００５８】
上記（１）式および（３）式より、ＶＣＯ２０から出力されるＶＣＯクロックの周波数Ｆｖｃｏは、下式（４）によって表すことができる。
【数４】
【００５９】
ここで、Ｆｃｈは、分周数Ｆを有する第１の整数分周器３３から出力された第１の整数分周信号の周波数、および分周数Ｆを有する第２の整数分周器３４から出力された第２の整数分周信号の周波数である。また、上記（４）式は、位相比較周波数Ｆｃｈで位相比較された整数分周動作を示す。
【００６０】
図６は、第２の制御信号波形を示す図である。図６では、分母定数Ｆ＝７、分子定数Ｄ＝１の場合を例示する。上述したように、分数分周動作から整数分周動作へ切り換えるためのＨＩＧＨレベルの切換信号Ｓｓｗは、分数分周器３１においてＦ回分周動作が行われた直後に生成される（図６に示すタイミングＡ）。このとき、分数分周動作から整数分周動作へ切り換えがおこなわれ、図６に示すように、第２の制御信号の電圧レベルは第２の制御信号の平均電圧レベルである。整数分周動作へ切り換え後の位相比較は、制御回路３２における加算器３２３の出力が（Ｆ−１）／２になる周期を持つタイミングで行われ（図６に示すタイミングＢ）、この時の位相比較器３７の二つの入力信号の周波数差および位相差は一致する。
【００６１】
一般に、図６に示すように、第２の制御信号の電圧レベル変動に起因してフラクショナルスプリアスが発生する。すなわち、フラクショナルスプリアスの周波数は、第２の制御信号の電圧レベル変動の周期に相当する。しかしながら、図６に示すように、整数分周動作に切り換えると、第２の制御信号の電圧レベル変動が生じないので、フラクショナルスプリアスが発生しないことがわかる。
【００６２】
このように、本実施形態の位相比較回路３０によれば、分数分周動作によって高速な周波数引き込みを可能とし、周波数引き込み後には、スプリアスを発生することがない整数分周動作に切り換えることができる。
【００６３】
また、本実施形態の位相比較回路３０によれば、分数分周のための設定値Ｄ／Ｆにおける分母定数Ｆが奇数であるので、分数分周動作において、位相比較器３７の二つの入力信号の周波数差および位相差がゼロの状態が存在する。本実施形態の位相比較回路３０によれば、制御回路３２によって、位相比較器３７の二つの入力信号の周波数差および位相差がゼロの状態を保ったまま分数分周動作から整数分周動作へ切り換えることができる。したがって、本実施形態の位相比較回路３０によれば、整数分周動作へ切り換えた直後の周波数誤差および位相誤差に対する再引き込みを行う必要がなく、周波数および位相の引き込み時間の遅延を低減することができる。
【００６４】
また、本実施形態の位相比較回路３０によれば、一般的なチャージポンプ回路の出力段におけるサンプリング回路やΔΣ変調回路を用いずに、分数分周型の位相比較回路に加えて、第１および第２の整数分周器と第１および第２の選択回路とを備える小型な回路で、上記した大きな利点を得ることができる。
【００６５】
また、本実施形態のＰＬＬ周波数シンセサイザ１によれば、上記の位相比較回路３０を用いているので、分数分周動作によって高速に周波数を変更することが可能であり、周波数変更後には、スプリアスを発生することがない整数分周動作に切り換えることができる。また、小型な回路で、上記した大きな利点を得ることができる。
【００６６】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係るＰＬＬ周波数シンセサイザを示す回路ブロック図である。
【図２】制御部を示す回路ブロック図である。
【図３】分母定数Ｆが偶数であり、分子定数Ｄが奇数である場合の位相比較器の入力信号波形を示す図である。
【図４】分母定数Ｆおよび分子定数Ｄが共に偶数である場合の位相比較器の入力信号波形を示す図である。
【図５】分母定数Ｆが奇数である場合の位相比較器の入力信号波形を示す図である。
【図６】第２の制御信号波形を示す図である。
【符号の説明】
【００６８】
１…ＰＬＬ周波数シンセサイザ、１０…ＴＣＸＯ（温度補償型水晶発振器）、２０…ＶＣＯ（電圧制御型発振器）、３０…位相比較部（位相比較回路）、４０…ＬＰＦ、３１…分数分周器、３２…制御部（制御回路）、３３…第１の整数分周器、３４…第２の整数分周器、３５…第１のスイッチ（第１の選択回路）、３６…第２のスイッチ（第２の選択回路）、３７…位相比較器、３８…チャージポンプ回路、３２１…ＡＮＤ回路、３２２…ラッチ回路、３２３…加算器、３２４…減算器、３２５…第３のスイッチ、３２６…第１のコンパレータ、３２７…第２のコンパレータ、３２８…カウンタ。
【特許請求の範囲】
【請求項１】
分数分周のための設定値に基づいて分数分周動作を制御するための第１の制御信号と、分数分周動作と整数分周動作とを切り換えるための切換信号とを生成する制御回路と、
前記制御回路から出力された前記第１の制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、
前記分数分周器から出力された前記分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、
基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、
前記制御回路から出力された前記切換信号に基づいて、前記分数分周器から出力された前記分数分周信号と前記第１の整数分周器から出力された第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、
前記制御回路から出力された前記切換信号に基づいて、前記基準クロックと前記第２の整数分周器から出力された第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、
前記第１の選択回路からの出力信号と前記第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器と、
を備える、
位相比較回路。
【請求項２】
前記分数分周のための設定値における分母定数は奇数であり、
前記制御回路は、前記第１の選択回路からの出力信号と前記第２の選択回路からの出力信号との周波数差および位相差がゼロのときに、前記分数分周動作から前記整数分周動作へ切り換える、
ことを特徴とする、請求項１に記載の位相比較回路。
【請求項３】
分数分周動作と整数分周動作とを切り替え可能であり、クロックを分周した分周信号と基準クロックとの周波数差および位相差を表す比較信号を生成する、請求項１または２に記載の位相比較回路と、
前記位相比較回路から出力された比較信号を平滑化した第２の制御信号を生成する平滑化回路と、
前記第２の制御信号の電圧レベルに基づいて、生成する前記クロックの周波数を変更する周波数可変型発振器と、
を備える、ＰＬＬ周波数シンセサイザ。
【請求項１】
分数分周のための設定値に基づいて分数分周動作を制御するための第１の制御信号と、分数分周動作と整数分周動作とを切り換えるための切換信号とを生成する制御回路と、
前記制御回路から出力された前記第１の制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、
前記分数分周器から出力された前記分数分周信号を整数分周した第１の整数分周信号を生成する第１の整数分周器と、
基準クロックを整数分周した第２の整数分周信号を生成する第２の整数分周器と、
前記制御回路から出力された前記切換信号に基づいて、前記分数分周器から出力された前記分数分周信号と前記第１の整数分周器から出力された第１の整数分周信号とのいずれか一方を選択的に出力する第１の選択回路と、
前記制御回路から出力された前記切換信号に基づいて、前記基準クロックと前記第２の整数分周器から出力された第２の整数分周信号とのいずれか一方を選択的に出力する第２の選択回路と、
前記第１の選択回路からの出力信号と前記第２の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器と、
を備える、
位相比較回路。
【請求項２】
前記分数分周のための設定値における分母定数は奇数であり、
前記制御回路は、前記第１の選択回路からの出力信号と前記第２の選択回路からの出力信号との周波数差および位相差がゼロのときに、前記分数分周動作から前記整数分周動作へ切り換える、
ことを特徴とする、請求項１に記載の位相比較回路。
【請求項３】
分数分周動作と整数分周動作とを切り替え可能であり、クロックを分周した分周信号と基準クロックとの周波数差および位相差を表す比較信号を生成する、請求項１または２に記載の位相比較回路と、
前記位相比較回路から出力された比較信号を平滑化した第２の制御信号を生成する平滑化回路と、
前記第２の制御信号の電圧レベルに基づいて、生成する前記クロックの周波数を変更する周波数可変型発振器と、
を備える、ＰＬＬ周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−１８９４５５（Ｐ２００７−１８９４５５Ａ）
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００６−５２５９（Ｐ２００６−５２５９）
【出願日】平成１８年１月１２日（２００６．１．１２）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
【公開日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願日】平成１８年１月１２日（２００６．１．１２）
【出願人】（３９９０１１１９５）ザインエレクトロニクス株式会社 (61)
【Ｆターム（参考）】
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