【解決手段】一つのインバータ遅延より小さいインバータ遅延の高分解能を含む時間デジタル変換器（ＴＤＣ）が記載されている。デザイン例において、ＴＤＣは、第１及び第２の遅延パス、遅延ユニット、及び位相演算ユニットを含んでいる。第１の遅延パスは、第１の入力信号及び第１の参照信号を受信し、第１の出力を供給する。第２の遅延パスは、第２の入力信号及び第２の参照信号を受信し、第２の出力を供給する。遅延ユニットは、例えば半分のインバータ遅延によって、第１の入力信号に対して第２の入力信号を遅延する、または第１の参照信号に対して第２の参照信号を遅延する。位相演算ユニットは、第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給する。構成は、前記第１及び第２の遅延パスについての正確なタイミングを得るために実行され得る。 （もっと読む）

【課題】従来のクロックスキュー調整回路では、精度の高いクロックスキュー調整を行うことができないという問題があった。
【解決手段】本発明にかかるクロックスキュー自動調整回路は、クロックのドライブ能力を調整するクロックドライバ１０１と、クロックの信号変化開始から信号変化終了までに要する時間を計測する計測回路１０２と、前記計測時間と予め設定された基準時間とに基づいて制御信号を生成し、前記クロックドライバに対して出力する制御回路１０３と、を備える。このような回路構成により、精度の高いクロックスキュー調整を行うことができる。 （もっと読む）

【課題】 入力信号を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と基本クロック端子２２と判定クロック端子２３とリセット端子２４と温度補償クロック端子２５と２値化出力端子２６と遅れ出力端子２８とピークホールド回路３０とボトムホールド回路４０と２値化判定回路１２０と入力信号検出回路１３０と停止判定回路１４０を備えている。２値化回路１０では、停止判定信号が入力信号の停止期間を検出し、この停止期間にピークホールド回路３０とボトムホールド回路４０が、各々の記憶値を入力信号に追従して変化させる。これによって、停止期間に、入力信号がピークホールド回路３０とボトムホールド回路４０の記憶値から算出される閾値を越えて変化することが抑制され、停止期間に２値化出力が反転することが抑制される。 （もっと読む）

【課題】信号レベル変換回路の上限動作周波数を向上させる。
【解決手段】クロック信号をゲート（Ｇ）電極に受ける第１ＭＯＳトランジスタ（ＭＯＳ−Ｔｒ）と，ドレイン（Ｄ）電極を第１ＭＯＳ−ＴｒのＤ電極に接続される第２ＭＯＳ−Ｔｒと，逆相のクロック信号をＧ電極に受ける第３ＭＯＳ−Ｔｒと，Ｇ電極およびＤ電極を第２ＭＯＳ−ＴｒのＧ電極と第３ＭＯＳ−ＴｒのＤ電極に接続された第４ＭＯＳ−Ｔｒと，第１および第２ＭＯＳ−ＴｒのＤ電極から取り出した信号を受けるインバータ回路により構成されたレベル変換回路において，第２ＭＯＳ−Ｔｒのソース電極と電源の間，または，第４ＭＯＳ−Ｔｒのソース電極と電源の間の少なくとも一方に，並列に接続した複数の第５ＭＯＳ−Ｔｒを設け，インバータ回路の出力の平均電圧が低電位側の電源と高電位側の電源の中間の電圧になるように第５ＭＯＳ−Ｔｒの導通及び遮断を制御する制御回路を設ける。 （もっと読む）

【課題】クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路の提供を図る。
【解決手段】第１クロック信号CLK1の第１周波数を測定する第１周波数測定回路１１と、第２クロック信号CLK2の第２周波数を測定する第２周波数測定回路１２と、測定された前記第１および第２周波数を比較し、該第１および第２周波数が所定の関係に有るかどうかを判定する周波数比較判定回路２０と、前記周波数比較判定回路からの第１制御信号CNT1を受け取り、前記第１クロック信号の遅延を制御して前記第２クロック信号によるジッタを低減する第１遅延制御回路４１と、を有するように構成する。 （もっと読む）

【課題】同期式連続データ伝送の信頼性を確保すると共に容易に設計することができるデータ送受信方法を提供する。
【解決手段】データ送信装置１１は、通信開始時にテストデータをデータ受信装置１２に送信する。データ受信装置１２は、システムクロックを数倍に逓倍した内部クロックによりテストデータをサンプリングしてキャプチャ回路２３に取り込み、データ取り込みタイミング制御部２４において上記取り込みデータから最適のデータ取り込みタイミングを選択して設定する。データ受信装置１２は、通常のデータを取り込む際は、データ取り込みタイミング制御部２４において設定された最適のデータ取り込みタイミングにて受信データの取り込みを行う。 （もっと読む）

【課題】
積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くする。
【解決手段】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する積分回路１１１，１１２と、各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する比較回路１２１，１２２と、積分回路のうち少なくとも２つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路１３１，１３２と、比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路１４とを備える。 （もっと読む）

【課題】安定したＰＬＬ動作を確立できる発振器制御装置を提供する。
【解決手段】発振器制御装置は、発振器調整信号ＯＴＷに応じた発振周波数の発振信号を出力するデジタル制御発振器１００と、発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタ１２０と、発振信号と基準信号との位相差ｄを算出する時間デジタル変換器１３０と、カウント値と位相差とを加算し、加算値を第１位相情報として出力する加算器１４０と、発振信号の立ち上がりタイミングと基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、デジタル制御発振器の発振周波数を設定するための位相制御信号Ａｃｃ１に基づいて第１位相情報を補正し、第２位相情報を出力する補正部１６０と、位相制御信号と第２位相情報との差分を平滑化するフィルタ１８０と、フィルタ出力にパラメータＫを乗算して発振器調整信号ＯＴＷを出力する乗算器１９０と、を備える。 （もっと読む）

【課題】インピーダンス調整回路における調整誤差を低減する。
【解決手段】レプリカ回路１４４１，１４４３のインピーダンスをそれぞれ変化させるカウンタ回路１４２１，１４２２と、これらカウンタ回路のカウント値を更新するインピーダンス調整制御回路１４１とを備える。制御回路１４１は、レプリカ回路１４４１のインピーダンスが外部抵抗ＲＥのインピーダンスよりも低い状態から高い状態に変化したことに応答してカウンタ回路１４２１のカウント値更新を終了し、レプリカ回路１４４３のインピーダンスがレプリカ回路１４４１のインピーダンスよりも高い状態から低い状態に変化したことに応答してカウンタ回路１４２２のカウント値更新を終了する。これにより、レプリカ回路１４４１，１４４３にて生じる調整誤差が相殺される。 （もっと読む）

【課題】 低消費電力化が図られた演算回路を提供することを目的とする。
【解決手段】 第２の電源分離領域１２に対応して設けられた第２の電力制御回路２２が、第２の電源分離領域１２よりも一段だけ前段の第１の電源分離領域１１での情報パケットＡの処理の開始時点で、第２の電源分離領域１２への電力供給を開始するとともに、第２の電源分離領域１２での情報パケットＢの処理の終了時点で第２の電源分離領域１２への供給電力を遮断する。 （もっと読む）

【課題】動作回路の通信タイミングを考慮すると共に、分周時に出力クロック信号の位相調整が可能なクロック分周回路、及びクロック分周方法を提供することである。
【解決手段】本発明にかかるクロック分周回路１００は、入力クロック信号（クロックＳ）のクロックパルスと、通信タイミング信号２６と、位相調整信号６０に応じて生成されたリセット値８１と、に基づき、入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値５５を生成し、カウント値５５に基づき入力クロック信号のＭ個のクロックパルスのうち通信タイミング以外のクロックパルスに対してクロックパルスをマスクするマスク信号２５を生成するマスク制御回路２０を有する。更に、マスク信号２５に応じて入力クロック信号のクロックパルスをマスクするマスク回路１０を有する。 （もっと読む）

【課題】消費電力を低減し誤動作の少ない受信回路を提供する。
【解決手段】プリアンブルを含む変調されたディジタル信号を受信する受信装置２１０と、検波回路２２０によるベースバンド信号Ｓ１と基準信号Vrefを比較するコンパレータ２５０と、ベースバンド信号Ｓ１の積分回路２４０と、積分回路２４０からの平均値信号Ｓ２に基づく信号Ｓ３を生成する下側ヒステリシス電圧生成回路２６０と、平均値信号Ｓ２に基づく信号Ｓ４／Ｓ５を生成する上側ヒステリシス電圧生成回路２７０と、コンパレータ２５０からのディジタル信号Ｄｏｕｔに基づき、信号Ｓ３または信号Ｓ４／Ｓ５を選択しこれを基準信号Vrefとする選択回路２８０と、コンパレータ２５０からのディジタル信号のパルス数を計数し信号Ｑを出力するパルス検出カウンタ２９０と、信号Ｑに基づく信号Ｓ４／Ｓ５の電圧レベルを可変する電圧と、信号を処理するディジタル回路とを有する。 （もっと読む）

【課題】 自走発振器のロックを検出するシステム及び方法を提供することである。
【解決手段】 ＦＲＯサンプラー１１０の出力がサンプルストレージメディア１２０の入力にカップリングされ、パターン検出ロジックが、サンプルストレージメディアを１つ以上のパターン検出器１３０に作動上カップリングしてサンプルにアクセスし又はサンプルを入手する。パターン検出器が、保存サンプル１〜Ｎを、保存サンプル（Ｎ＋１）〜２Ｎと比較してその等値性を調べ、サンプル１と４が同値を含み、サンプル２と５が同値を含み、サンプル３と６が同値を含むことを発見すると、サンプル１、２、３がサンプル４、５、６と同じパターンの反復であると見なされる。 （もっと読む）

【課題】 簡単な構成で製造コストを抑制することができるチャタリング除去装置を提供する。
【解決手段】 テンポラリレジスタＲ２に記憶している前回のシフトレジスタ値のＭＳＢが１であるか否かを判定する。前回のシフトレジスタ値のＭＳＢが１の場合は（Ｓ１３；Ｙｅｓ）、カウンタＣ１を１だけインクリメントする（Ｓ１４）。カウンタＣ２を１だけインクリメントし（Ｓ１６）、テンポラリレジスタＲ２のシフトレジスタ値を１ビット左シフトする（Ｓ１７）。カウンタＣ１のカウント値がチャタリング除去閾値Ｎ（例えば４）、つまり、最新のシフトレジスタ値における「１」の連続数が４であるか否かを判定する。カウンタＣ１のカウント値が４である場合は（Ｓ１８；Ｙｅｓ）、タッチセンサ７５がＯＮしたと判定する。 （もっと読む）

【課題】エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。
【解決手段】本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。さらに、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。 （もっと読む）

【課題】カウント動作を高速でも容易に行えるようにすること。
【解決手段】Ａ相パルスの前パルスエッジとＢ相パルスの前パルスエッジとのエッジ位相差と、Ａ相パルスの後パルスエッジとＢ相パルスの前パルスエッジとのエッジ位相差とを検出し、上記両エッジ位相差の比率を演算し、上記エッジ位相差比率に対応して割り当てられたカウント値を演算する２相カウンタ。 （もっと読む）

【課題】出力クロック信号のジッターを低減し、デューティサイクル分解能を改善するための回路の提供。
【解決手段】最小のジッターを備えたクロック信号を合成するためのカウンターは、出力クロックの立ち上がりエッジを入力クロック信号の立ち上がりエッジまたは立ち下がりエッジによりトリガーしなければならないかどうかを決定するために、さらに、出力クロックの立ち下りは、入力クロック信号の立ち下りの立ち上がりエッジまたは立ち下りによりトリガーしなければならないかどうかを決定するために進行中のカウントを分析する。カウンターはＭ／Ｎ：Ｄカウンターとして実施してもよい。このカウンターにおいて、位相アキュムレーターは所定の値と比較され、出力クロック信号の立ち上がりエッジおよび立ち下りを選択する。 （もっと読む）

時間測定回路のある実施形態では、リファレンス信号期間の第１の部分においてデジタル制御発振器（ＤＣＯ）を第１の周波数で動作させ、前記対象信号と前記リファレンス信号との時間差に応じて前記リファレンス信号期間中に動作周波数を前記第１の周波数から第２の周波数に変更することにより、対象信号とリファレンス信号の時間差が測定される。時間測定回路は、前記リファレンス信号期間において前記デジタル制御発振器の出力で何回の信号遷移が発生したかを継続的に計数する。対象信号とリファレンス信号の時間差は、前記リファレンス信号期間において計数された前記信号遷移の回数に基づいて推定される。

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【課題】内部信号のタイミングを測定する場合、チップ内に形成されたトランジスタ等の素子における場所依存性によって特性が異なる場合にも、内部信号のタイミングを測定できる測定回路を提供する。
【解決手段】内部で実信号として用いられる第１及び第２の内部回路制御信号を生成する内部回路と、内部回路を通して受信される第１及び第２の内部回路制御信号を遅延時間測定開始信号及び遅延時間測定終了信号として受け、当該遅延時間測定開始信号及び遅延時間測定終了信号間の遅延時間を測定し、出力する遅延時間測定回路を備えた内部信号タイミング回路及び当該回路を含む半導体装置。 （もっと読む）

【課題】本発明は多種の時短モード設定が可能なモード設定回路及びそれを用いたカウンタ回路を提供することを目的とする。
【解決手段】外部から供給されるパルス信号によりトリガされる縦続接続された複数段のフリップフロップ１３，１４と、複数段のフリップフロップそれぞれの出力信号を演算して複数種類のモード信号を生成する論理回路１５〜１９とを有する。 （もっと読む）