信号レベル変換回路および位相同期回路
【課題】信号レベル変換回路の上限動作周波数を向上させる。
【解決手段】クロック信号をゲート（Ｇ）電極に受ける第１ＭＯＳトランジスタ（ＭＯＳ−Ｔｒ）と，ドレイン（Ｄ）電極を第１ＭＯＳ−ＴｒのＤ電極に接続される第２ＭＯＳ−Ｔｒと，逆相のクロック信号をＧ電極に受ける第３ＭＯＳ−Ｔｒと，Ｇ電極およびＤ電極を第２ＭＯＳ−ＴｒのＧ電極と第３ＭＯＳ−ＴｒのＤ電極に接続された第４ＭＯＳ−Ｔｒと，第１および第２ＭＯＳ−ＴｒのＤ電極から取り出した信号を受けるインバータ回路により構成されたレベル変換回路において，第２ＭＯＳ−Ｔｒのソース電極と電源の間，または，第４ＭＯＳ−Ｔｒのソース電極と電源の間の少なくとも一方に，並列に接続した複数の第５ＭＯＳ−Ｔｒを設け，インバータ回路の出力の平均電圧が低電位側の電源と高電位側の電源の中間の電圧になるように第５ＭＯＳ−Ｔｒの導通及び遮断を制御する制御回路を設ける。
【解決手段】クロック信号をゲート（Ｇ）電極に受ける第１ＭＯＳトランジスタ（ＭＯＳ−Ｔｒ）と，ドレイン（Ｄ）電極を第１ＭＯＳ−ＴｒのＤ電極に接続される第２ＭＯＳ−Ｔｒと，逆相のクロック信号をＧ電極に受ける第３ＭＯＳ−Ｔｒと，Ｇ電極およびＤ電極を第２ＭＯＳ−ＴｒのＧ電極と第３ＭＯＳ−ＴｒのＤ電極に接続された第４ＭＯＳ−Ｔｒと，第１および第２ＭＯＳ−ＴｒのＤ電極から取り出した信号を受けるインバータ回路により構成されたレベル変換回路において，第２ＭＯＳ−Ｔｒのソース電極と電源の間，または，第４ＭＯＳ−Ｔｒのソース電極と電源の間の少なくとも一方に，並列に接続した複数の第５ＭＯＳ−Ｔｒを設け，インバータ回路の出力の平均電圧が低電位側の電源と高電位側の電源の中間の電圧になるように第５ＭＯＳ−Ｔｒの導通及び遮断を制御する制御回路を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ローレベルが十分に下がりきらない（または，ハイレベルが十分に上がりきらない）電圧制御発振器の出力信号を，低電位側電源の電圧から高電位側電源の電圧までの略フル振幅で振れる信号に変換する信号レベル変換回路に関し，特に高い動作周波数が要求される場合に好適な信号レベル変換回路およびそれを使った位相同期回路に関する。
【背景技術】
【０００２】
種々の情報処理装置に使用する集積回路（いわゆるＬＳＩ）の処理能力を上げるためにはクロック信号の高速化が必要である。近年の集積回路のクロック周波数は数ＧＨｚに及ぶものもあり，今後更に高い周波数のクロック信号が必要になることはほぼ明白である。このクロック信号を供給するために，多くの場合は位相同期回路（いわゆるＰＬＬ）が使用される。位相同期回路は，発振周波数を制御信号で制御できる発振器と，この発振器の出力を分周した信号を基準クロック信号と比較する部分と，その比較結果を元に上記制御信号を介して発振周波数を制御する部分とにより構成される。
【０００３】
ところが多くの場合，制御信号によって発振周波数を制御できる発振器の出力は，低電位側の電源電圧から高電位側の電源電圧の間で振れるフル振幅の信号ではなく，低電位側の電源電圧まで下がりきらない信号であったり，高電位側の電源電圧まで上がりきらない信号であったりする。このため，発振器の出力をフル振幅の信号に変換するレベル変換回路が必要となる。このレベル変換回路として，特許文献１や特許文献２に種々の回路が開示されている。
【０００４】
特許文献１に開示されているレベル変換回路は，同文献の代表図などに示されている。この回路は，閾値可変のインバータ回路とこのインバータ回路の出力の平均電圧が所望の値であるかどうかを判定する回路より成り，所望の値でない場合にはインバータ回路の閾値を変化させるように構成されている。
【０００５】
特許文献２に開示されているレベル変換回路は，同文献の図３に記号ＬＳの部分として示されている。この回路は，入力信号と同じ電圧レベルでほぼ逆極性の信号を受けるＰＭＯＳトランジスタとゲート電極およびドレイン電極を接続されたＮＭＯＳトランジスタから成る制御部と，入力信号を受けるＰＭＯＳトランジスタと制御部からの信号を受けるＮＭＯＳトランジスタから成るＰＭＯＳインバータ回路と，このＰＭＯＳインバータ回路の出力の駆動力を上げる何段かのＣＭＯＳインバータ回路によって構成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０３５５４号公報
【特許文献２】特開２００８−２１９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されているレベル変換回路の構成要素である閾値可変のインバータ回路の構成は，同文献の図６と図１２に示されている。参考までに，これらの図を図９および図１０に示す。これらの回路では，必要以上の寄生容量が信号経路に付くため，特に周波数の高い用途に使用する場合には高速動作の妨げになるという問題がある。
【０００８】
例えば特許文献１の図６の構成では，入力端子８はＰＭＯＳトランジスタ５１４〜５１６およびＮＭＯＳトランジスタ５１７〜５１９の計６個のＭＯＳトランジスタのゲート電極に常時接続されている。また，出力端子１９は上記６個のＭＯＳトランジスタのドレイン電極に常時接続されている。しかしながら，スイッチ素子５１１〜５１３のうちのいずれか１個もしくは２個が遮断されている時には対応するＰＭＯＳトランジスタ５１４〜５１６が機能しない。するとそのＭＯＳトランジスタのゲート容量は不要な寄生容量であるが入力端子８に付いていることになり，ドレイン容量は不要な寄生容量であるが出力端子１９に付いていることになる。スイッチ素子５１Ａ〜５１Ｃに対応するＮＭＯＳトランジスタ５１７〜５１９のゲート容量およびドレイン容量も同様である。
【０００９】
また，例えば特許文献１の図１２の構成では，入力端子８はスイッチ素子５０６〜５０Ａの計５個のスイッチ素子に常時接続されている。しかしながら，これらのスイッチ素子のうちの何個かが遮断されている時にはそのスイッチ素子の容量は不要な寄生容量であるが入力端子８に付いていることになる。また，この図ではインバータ回路５０１〜５０５の出力は全て１９と表記されているが，具体的にこの５本を１本にまとめるための何らかの手段が必要である。常識的には，何らかのスイッチ素子などを介して接続するかまたはインバータ回路５０１〜５０５の出力端子を高抵抗化できる構成にして直接接続することが考えられる。しかしいずれの場合も，インバータ回路５０１〜５０５からの信号線が常時信号経路に接続されることになる。このため，スイッチ素子５０６〜５０Ａのうち遮断されているスイッチ素子に対応するインバータ回路５０１〜５０５の分が不要な寄生容量として付くことになる。
【００１０】
すなわち，特許文献１の図６や図１２に示された構成では，入力信号や出力信号のノードに不要な寄生容量が付くことになる。すると，信号がこの回路を通過する時に不要な寄生容量まで充放電することになり，特に周波数の高い用途に使用する場合には高速動作の妨げになる。
【００１１】
なお，特許文献１の図１６には閾値可変のインバータ回路として動作する更に他の回路が記載されているが，この回路の出力はフル振幅にならないため本発明の目的には使えない。
【００１２】
特許文献２の図３に開示されているレベル変換回路を，参考までに図１１に示す。この回路は，入力信号を受けるＰＭＯＳトランジスタＴｐ３２と負荷として作用するＮＭＯＳトランジスタＴｎ３１の構成するインバータ回路がレベル変換を行なう部分である。そして，Ｔｎ３１の抵抗値を最適値に保つための制御回路として，上記インバータ回路を構成するＭＯＳトランジスタと同じ特性のＰＭＯＳトランジスタＴｐ３３およびＮＭＯＳトランジスタＴｎ３０で構成する回路がある。ところが，Ｔｐ３３およびＴｎ３０の接続点の平均電圧が後段のインバータ回路ＩＶ３８の閾値と必ずしも一致しないため，Ｔｐ３２およびＴｎ３１が構成するインバータ回路の出力電圧が振動する範囲も最適値から多少ずれることになる。この回路を通過する信号の周波数がある程度低い場合には殆ど問題ないが，この回路が動作できる上限周波数に近くなって信号波形が正弦波に近くなると出力波形の振幅が小さくなり，上記のずれが同じであっても相対的に大きくなる。極端な場合には，Ｔｐ３２およびＴｎ３１が構成するインバータ回路の出力電圧の振動する範囲が後段のインバータ回路の閾値を越えなくなって信号が消滅する。その周波数が上限動作周波数となる。
【００１３】
本発明が解決しようとする課題は，信号レベル変換回路の上限動作周波数を向上させることにある。
【課題を解決するための手段】
【００１４】
周期的に変化するクロック入力信号をゲート電極に受ける第１のＭＯＳトランジスタと，ドレイン電極を上記第１のＭＯＳトランジスタのドレイン電極に接続され負荷として作用する上記第１のＭＯＳトランジスタとは逆の導電型の第２のＭＯＳトランジスタと，上記クロック入力信号とほぼ逆相のクロック入力信号をゲート電極に受ける上記第１のＭＯＳトランジスタと同じ導電型の第３のＭＯＳトランジスタと，ゲート電極およびドレイン電極を上記第２のＭＯＳトランジスタのゲート電極と上記第３のＭＯＳトランジスタのドレイン電極に接続された上記第２のＭＯＳトランジスタと同じ導電型の第４のＭＯＳトランジスタと，上記第１および第２のＭＯＳトランジスタのドレイン電極の接続点から取り出した信号を直接または何段かのインバータ回路を介して受ける第１のインバータ回路により構成されたレベル変換回路において，
上記第２のＭＯＳトランジスタのソース電極と電源の間，または，上記第４のＭＯＳトランジスタのソース電極と電源の間の少なくとも一方に，上記第２のＭＯＳトランジスタと同じ導電型の並列に接続した複数の第５のＭＯＳトランジスタを設け，上記第１のインバータ回路の出力の平均電圧が低電位側の電源と高電位側の電源の中間の電圧になるように上記第５のＭＯＳトランジスタのうちのいくつかを導通させ残りを遮断させるように制御する制御回路を設けることにより，本発明の課題を解決できる。
【００１５】
上記制御回路は，上記第１のインバータ回路の出力を受ける第２のインバータ回路と，上記第２のインバータ回路の出力をローパスフィルタを介して受ける第３のインバータ回路と，上記第３のインバータ回路の出力がハイレベルであればカウントアップ（またはカウントダウン）しローレベルであればカウントダウン（またはカウントアップ）するカウンタ回路により構成できる。
【発明の効果】
【００１６】
レベル変換回路の上限動作周波数を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の信号レベル変換回路の実施形態の一例を表わす構成図。
【図２】本発明の信号レベル変換回路に使用する制御回路の実施形態の一例を表わす構成図。
【図３】本発明の信号レベル変換回路の実施形態の他の一例を表わす構成図。
【図４】本発明の信号レベル変換回路に使用する制御回路の実施形態の他の一例を表わす構成図。
【図５】本発明の信号レベル変換回路の実施形態の更に他の一例を表わす構成図。
【図６】本発明の信号レベル変換回路に使用する制御回路の実施形態の更に他の一例を表わす構成図。
【図７】本発明の位相同期回路に使用する発振器の実施形態の一例を表わす構成図。
【図８】本発明の位相同期回路の実施形態の一例を表わす構成図。
【図９】公知の特許文献１に記載された図面の１つ。
【図１０】公知の特許文献１に記載された他の図面の１つ。
【図１１】公知の特許文献２に記載された図面の１つ。
【発明を実施するための形態】
【００１８】
以下，本発明の信号レベル変換回路および位相同期回路について，いくつかの実施形態を説明する。なお，図９以降を除き同一の部分は別の図においても同一の記号で示すものとする。
【００１９】
［実施形態の１］
上記課題を解決するための回路の構成の一実施形態を図１に示す。図１において，Ｔｐ１〜Ｔｐ５はＰチャネル型ＭＯＳトランジスタ（以下，ＰＭＯＳと称する），Ｔｎ１〜Ｔｎ２３はＮチャネル型ＭＯＳトランジスタ（以下，ＮＭＯＳと称する），ＩＶ１１とＩＶ１２はインバータ回路，Ｃ１は容量素子，Ｒ１は抵抗素子，１００は制御回路，ＩＮＰはクロック入力信号を入力する端子，ＩＮＮはクロック入力信号と略１８０度位相がずれ同じ電圧レベルで変化する信号（以下，逆相クロック入力信号と称する）を入力する端子，ＩＮ２はＩＮＰへのクロック入力信号より低い周波数の第２のクロック信号を入力する端子，ＯＵＴはクロック出力信号を出力する端子，Ｖｄｄは高電位側の電源端子，Ｖｓｓは低電位側の電源端子，ＥＮＢＬは制御信号１１１〜１２３をその時の値に固定する信号を入力する端子，１１１〜１２３は制御回路１００が出力する制御信号，Ａ点〜Ｃ点は説明に必要なその他の信号のノードを表わす。
【００２０】
ここで，Ｔｐ１およびＴｐ２とＴｎ１およびＴｎ２とＴｎ１１およびＴｎ２１とＴｎ１２およびＴｎ２２とＴｎ１３およびＴｎ２３は，それぞれ特性がほぼ同じになるように設計するものとする。具体的には，ＭＯＳトランジスタのゲート長およびゲート幅などの幾何学的構造を一致させると共に電流が流れる方向も一致するように配置する。Ｔｐ３およびＴｎ３とＴｐ４およびＴｎ４とＴｐ５およびＴｎ５はそれぞれインバータ回路を構成するが，徐々に駆動能力を上げていくため後段にいくほどゲート幅の大きい（または多数を並列に接続した）ＭＯＳを使用する。Ｃ１とＲ１が構成するローパスフィルタの時定数はＩＮＰのクロック入力の周期より十分（数倍以上）長く，第２のクロック信号の周期はＣ１とＲ１が構成するローパスフィルタの時定数より十分（数倍以上）長くなるように設計するものとする。インバータ回路ＩＶ１１やＩＶ１２は，入力容量や貫通電流を低減するためになるべくゲート幅の小さいＭＯＳで構成する。また，制御回路１００は，制御信号１１１〜１１３のうちの少なくとも１つがローレベル（以下，Ｌと表記する）でかつ制御信号１２１〜１２３のうちの少なくとも１つがＬである場合にはＡ点の信号レベルにかかわらず第２のクロック信号に従って制御信号１１１〜１１３と制御信号１２１〜１２３をカウントアップし，制御信号１１１〜１１３が全てハイレベル（以下，Ｈと表記する）である場合にはＡ点がＬであれば第２のクロック信号に従って制御信号１２１〜１２３をカウントダウンしＡ点がＨであれば第２のクロック信号に従って制御信号１２１〜１２３をカウントアップし，制御信号１２１〜１２３が全てＨである場合にはＡ点がＬであれば第２のクロック信号に従って制御信号１１１〜１１３をカウントアップしＡ点がＨであれば第２のクロック信号に従って制御信号１１１〜１１３をカウントダウンするように構成する。また制御回路１００は，制御信号１１１〜１１３または制御信号１２１〜１２３が全てＨである場合にはそれ以上カウントアップさせる条件になっても変化させないように構成する。
【００２１】
次に，この回路の動作について説明する。制御信号１１１〜１１３のうちの少なくとも１つがＬでかつ制御信号１２１〜１２３のうちの少なくとも１つがＬであれば制御信号１１１〜１１３と制御信号１２１〜１２３は第２のクロック信号に従って必ずカウントアップされるため，初期状態から８サイクルの間を除き制御信号１１１〜１１３と制御信号１２１〜１２３の少なくとも一方は全てＨである。ここでは先ず，制御信号１１１〜１１３と制御信号１２１〜１２３が両方とも全てＨである場合から説明する。
【００２２】
ＩＮＮに入力される逆相クロック入力がＬの時にはＴｐ２は導通し，Ｔｎ２に流れる電流がＴｐ２に流れる電流と釣り合うまでＢ点の電圧は上昇する。ＩＮＮに入力される逆相クロック入力がＨの時にはＴｐ２は遮断し，Ｔｎ２が遮断するまでＢ点の電圧は下降する。逆相クロック入力の周波数が高くなるとＢ点の電圧の変化が追いつかず振幅は小さくなるが，長時間平均で見るとＴｎ２に流れる電流がＴｐ２に流れる電流と釣り合うはずであり，Ｂ点の電圧はその平均電流に対応する電圧付近で振動する。このＢ点の電圧がＴｎ１のゲートに加えられ，Ｔｐ１およびＴｐ２とＴｎ１およびＴｎ２とＴｎ１１およびＴｎ２１とＴｎ１２およびＴｎ２２とＴｎ１３およびＴｎ２３の特性がそれぞれほぼ同じであるから，ＩＮＰに入力されるクロック入力がＬの時にはＴｐ１が導通してＣ点の電圧はＶｄｄの電圧に近付き，ＩＮＰに入力されるクロック入力がＨの時にはＴｐ１が遮断してＣ点の電圧はＶｓｓの電圧に近付く。従って，クロック入力が比較的低周波の場合にはこのままでもＣ点の電圧変化がＴｐ３〜Ｔｐ５とＴｎ３〜Ｔｎ５が構成する３段のインバータ回路を経由してＯＵＴに出力される。
【００２３】
ところがクロック入力の周波数が高くなると，Ｃ点の電圧が十分上がりきる前にＴｐ１が遮断したりＣ点の電圧が十分下がりきる前にＴｐ１が導通したりして，Ｃ点の電圧の振幅が小さくなる。Ｃ点の電圧はＢ点の電圧の振動範囲を含む範囲で振動するが，プロセスばらつきなどもあるためＢ点の電圧の振動の中心をＴｐ３およびＴｎ３が構成するインバータ回路の閾値と常に一致させることはできない。従って，Ｃ点の電圧の振動の中心もＴｐ３およびＴｎ３が構成するインバータ回路の閾値と異なることになり，Ｖｓｓ側に偏ったりＶｄｄ側に偏ったりする。すると，その偏った電圧がＴｐ３〜Ｔｐ５とＴｎ３〜Ｔｎ５が構成する３段のインバータ回路とＩＶ１２とＣ１およびＲ１が構成するローパスフィルタとＩＶ１１を介してＡ点の電圧に反映される。Ｃ点の電圧が例えばＶｓｓ側に偏ると，ＩＶ１２の出力もＶｓｓ側に偏りローパスフィルタとＩＶ１１を介してＡ点はＨになる。すると制御信号１１１〜１１３が第２のクロック信号に従ってカウントダウンされＴｎ１１〜Ｔｎ１３のうちのいくつかが遮断される。するとＣ点からＶｓｓ端子までの経路の抵抗が上がってＣ点の電圧が上昇する。逆にＣ点の電圧がＶｄｄ側に偏ると，制御信号１２１〜１２３が第２のクロック信号に従ってカウントダウンされＴｎ２１〜Ｔｎ２３のうちのいくつかが遮断される。するとＢ点からＶｓｓ端子までの経路の抵抗が上がってＢ点の電圧が上昇し，Ｔｎ１の抵抗が下がる。その結果Ｃ点の電圧が下降する。そしてＣ点の電圧の偏りがＶｓｓ側からＶｄｄ側またはＶｄｄ側からＶｓｓ側に逆転すると，それまでカウントダウンされてきた制御信号の変化がカウントアップに転じ，以降は最小ビット分のアップダウンのみを繰り返す。
【００２４】
この状態になるまでに必要な時間が経過した後，ＥＮＢＬ信号を通じて制御信号１１１〜１１３および１２１〜１２３をその時の値に固定する。この時には制御信号１１１〜１１３または１２１〜１２３の最小ビット分の変化だけでＣ点の電圧の偏りが逆転する状態になっているため，そのＣ点の電圧はＴｐ３およびＴｎ３が構成するインバータの閾値電圧付近を中心に振動している。Ｔｎ１１〜Ｔｎ１３およびＴｎ２１〜Ｔｎ２３による制御の分解能が十分に小さくなるように設定してあれば，Ｃ点の電圧の振動のほぼ中心にＴｐ３およびＴｎ３が構成するインバータの閾値電圧があり，ＩＮＰに入力されたクロック信号がＯＵＴまで最も届きやすい状態にある。最初から制御信号１１１〜１１３または制御信号１２１〜１２３のいずれかにＬを含む状態からスタートしても，最終的にはこの状態になる。
【００２５】
ここで，Ｔｐ１およびＴｎ１が構成するインバータの閾値電圧を制御する回路は，Ｂ点の電圧を設定する回路とＴｎ１１〜Ｔｎ１３が構成する回路であり，いずれもＩＮＰやＣ点のノードの寄生容量を増やすものではない。また，後段のインバータ回路に付加される余分な寄生容量は，ゲート幅の小さいＭＯＳで構成したＩＶ１２の入力容量のみであり駆動能力の最も大きいＴｐ５およびＴｎ５が構成するインバータで駆動するため，余分な寄生容量による上限周波数の低下は最小限である。従って，特許文献１に記載された構成の回路より高い周波数で動作させることができる。また，上述のように制御信号１１１〜１１３および制御信号１２１〜１２３によってＴｎ１１〜Ｔｎ１３およびＴｎ２１〜Ｔｎ２３を最適に制御するためＣ点の電圧を最適な範囲で振動させることができ，特許文献２に記載された構成の回路より高い周波数で動作させることができる。すなわち，特許文献１に記載された構成でも特許文献２に記載された構成でも実現できない高い周波数において動作する信号レベル変換回路を実現できる。
【００２６】
次に，実施形態の１に使用する制御回路１００の構成を図２に示す。図２において，ＩＶ２１とＩＶ２２はインバータ回路，ＮＤ２１〜ＮＤ２３はＮＡＮＤ回路，２０１と２０２はカウンタ回路を表わす。カウンタ回路２０１および２０２には，ＵＰ／ＤＮ端子に入力する信号がＨであればＣＫ端子に入力する信号に従って出力信号をカウントアップし，Ｌであればカウントダウンする回路を使用する。またカウンタ回路２０１および２０２には，出力信号が全てＨであればＵＰ／ＤＮ端子に入力する信号がＨであっても出力信号を変化させない回路を使用する。
【００２７】
この回路は，ＥＮＢＬ端子に入力する信号がＨであればＩＮ２端子に入力する第２のクロック信号に従って制御信号１１１〜１２３が変化し，ＥＮＢＬ端子に入力する信号がＬであれば制御信号１１１〜１２３は変化しない。そこで先ず，ＥＮＢＬ端子に入力する信号がＨである場合から説明する。
【００２８】
制御信号１１１〜１１３のいずれかがＬである場合には，Ａ点の信号にかかわらずＮＤ２１の出力がＨとなり，カウンタ回路２０２は第２のクロック信号に従って出力すなわち制御信号１２１〜１２３をカウントアップさせる。制御信号１１１〜１１３の全てがＨである場合には，Ａ点の信号がＨであればＮＤ２１の出力がＨとなりカウンタ回路２０２は第２のクロック信号に従って制御信号１２１〜１２３をカウントアップさせ，Ａ点の信号がＬであればＮＤ２１の出力がＬとなりカウンタ回路２０２は第２のクロック信号に従って制御信号１２１〜１２３をカウントダウンさせる。制御信号１２１〜１２３のいずれかがＬである場合には，Ａ点の信号にかかわらずＮＤ２２の出力がＨとなり，カウンタ回路２０１は第２のクロック信号に従って出力すなわち制御信号１１１〜１１３をカウントアップさせる。制御信号１２１〜１２３の全てがＨである場合には，Ａ点の信号がＬであればＮＤ２２の出力がＨとなりカウンタ回路２０１は第２のクロック信号に従って制御信号１１１〜１１３をカウントアップさせ，Ａ点の信号がＨであればＮＤ２２の出力がＬとなりカウンタ回路２０１は第２のクロック信号に従って制御信号１１１〜１１３をカウントダウンさせる。
【００２９】
すなわち，制御信号１１１〜１１３のいずれかがＬでかつ制御信号１２１〜１２３のいずれかがＬである場合には両方ともカウントアップさせ，制御信号１１１〜１１３または制御信号１２１〜１２３のどちらか一方または両方がオールＨであればＡ点の信号に基づいて反対側の制御信号をカウントアップまたはカウントダウンさせる。また，制御信号１１１〜１１３または制御信号１２１〜１２３がオールＨであればそれ以上はカウントアップしないため，初期状態の後カウンタ回路２０１および２０２がオールＬからオールＨまでカウントアップするのに必要なサイクル数を経過すれば，制御信号１１１〜１１３または制御信号１２１〜１２３の少なくとも一方は必ずオールＨである。
【００３０】
ＥＮＢＬ端子に入力する信号をＬにすれば第２のクロック信号にかかわらずＮＤ２３の出力がＨに固定されるため，制御信号１１１〜１２３は変化しない。従って，ＩＮＰおよびＩＮＮ端子にクロック信号を供給する系が安定しかつ制御信号１１１〜１２３を最適値に設定するために必要なサイクル数が経過した後は，ＥＮＢＬ端子に入力する信号をＬにして制御信号１１１〜１２３をその時の値に固定し安定化させることができる。
【００３１】
なお，この実施形態においてはＴｎ１１〜Ｔｎ１３およびＴｎ２１〜Ｔｎ２３をそれぞれ３個ずつ設け制御信号１１１〜１１３および制御信号１２１〜１２３をそれぞれ３ビットとする構成について説明したが，制御信号が３ビットずつに限定されないことは言うまでもない。また，Ｔｐ３〜Ｔｐ５およびＴｎ３〜Ｔｎ５が構成するインバータが３段の場合について説明したが，これらのインバータの段数が３段に限定されないことは言うまでもない。更に，ＰＭＯＳとＮＭＯＳをそっくり入れ替えてＶｄｄとＶｓｓを逆にしＨとＬを逆にした構成も有り得ることは言うまでもない。また，ここではＴｐ１およびＴｐ２とＴｎ１およびＴｎ２とＴｎ１１およびＴｎ２１とＴｎ１２およびＴｎ２２とＴｎ１３およびＴｎ２３の特性がほぼ同じであることを前提に説明したが，これらの特性が必ずしも一致していなくても同様の効果は得られる。
【００３２】
［実施形態の２］
実施形態の１において，Ｃ点の電圧がＶｄｄ側に偏るかＶｓｓ側に偏るかが明らかな場合や，いずれに偏るかを特定できるようにＴｐ１およびＴｐ２やＴｎ１およびＴｎ２を非対称に設計しておけば，Ｔｎ１１〜Ｔｎ１３側またはＴｎ２１〜Ｔｎ２３側のいずれかのＮＭＯＳを設けない構成も可能である。Ｔｎ２１〜Ｔｎ２３側を設けない構成の一実施形態を図３に示す。
【００３３】
この回路は，Ｔｎ１１〜Ｔｎ１３が全て導通していればＣ点の電圧がＶｓｓ側に偏ることがわかっている場合に有効である。制御信号１１１〜１１３が全てＨであればＴｎ１１〜Ｔｎ１３が全て導通しＣ点の電圧がＶｓｓ側に偏るため，制御信号１１１〜１１３はカウントダウンされる。制御信号１１１〜１１３が全てＬになればＴｎ１１〜Ｔｎ１３が全て遮断しＣ点の電圧がＶｄｄになるため，その前に制御信号１１１〜１１３がカウントアップする方に転じる。そしてＣ点の電圧がＴｐ３およびＴｎ３が構成するインバータの閾値電圧付近を中心に振動する状態になった以降は実施形態の１と同じである。
【００３４】
実施形態の２に使用する制御回路１００の構成を図４に示す。図４に示すように，この回路はインバータ回路ＩＶ２１とＮＡＮＤ回路ＮＤ２３とカウンタ回路２０１によって構成される。Ａ点がＨの時は制御信号１１１〜１１３はカウントダウンされ，Ａ点がＬの時は制御信号１１１〜１１３はカウントアップされる。その他は実施形態の１に使用する制御回路１００と同じである。
【００３５】
［実施形態の３］
実施形態の１において，Ｔｎ１１〜Ｔｎ１３側を設けない構成の一実施形態を図３に示す。この回路は，Ｔｎ２１〜Ｔｎ２３が全て導通していればＣ点の電圧がＶｄｄ側に偏ることがわかっている場合に有効である。制御信号１２１〜１２３が全てＨであればＴｎ２１〜Ｔｎ２３が全て導通しＣ点の電圧がＶｄｄ側に偏るため，制御信号１２１〜１２３はカウントダウンしていく。制御信号１２１〜１２３が全てＬになればＴｎ２１〜Ｔｎ２３が全て遮断しＢ点の電圧がＶｄｄになってＣ点の電圧が下がりすぎるため，その前に制御信号１２１〜１２３がカウントアップする方に転じる。そしてＣ点の電圧がＴｐ３およびＴｎ３が構成するインバータの閾値電圧付近を中心に振動する状態になった以降は実施形態の１と同じである。
【００３６】
実施形態の３に使用する制御回路１００の構成を図６に示す。図６に示すように，この回路はインバータ回路ＩＶ２１およびＩＶ２２とＮＡＮＤ回路ＮＤ２３とカウンタ回路２０２によって構成される。Ａ点がＨの時は制御信号１２１〜１２３はカウントアップされ，Ａ点がＬの時は制御信号１２１〜１２３はカウントダウンされる。その他は実施形態の１に使用する制御回路１００と同じである。
【００３７】
実施形態の２または実施形態の３のいずれにおいても実施形態の１と同様に，余分な寄生容量を増やすことなくＣ点の電圧レベルを最適値に制御できるため，特許文献１に記載された構成でも特許文献２に記載された構成でも実現できない高い周波数において動作する信号レベル変換回路を実現できる。
【００３８】
［実施形態の４］
実施形態の１〜３などの信号レベル変換回路にクロック入力信号および逆相クロック入力信号を供給する発振器の実施形態の１つを図７に示す。図７において，Ｔｐ７１〜Ｔｐ７８はＰＭＯＳ，Ｔｎ７１〜Ｔｎ７８はＮＭＯＳ，Ｃ７１〜Ｃ７２は容量素子，Ｒ７１〜Ｒ７３は抵抗素子，ＩＮＰおよびＩＮＮは実施形態の１〜３のいずれかの信号レベル変換回路にクロック入力信号および逆相クロック入力信号を出力する端子，Ｓ＿ＤＧはデジタル制御信号を入力する端子，Ｓ＿ＡＧはアナログ制御信号を入力する端子，Ｄ点は説明に必要なその他の信号のノードを表わす。また，ＯＳＣはＴｐ７１〜Ｔｐ７３およびＴｎ７１〜Ｔｎ７３が構成する部分であり発振部を，ＢＵＦはＴｐ７４〜Ｔｐ７７およびＴｎ７４〜Ｔｎ７７が構成する部分でありバッファ部を，ＤＧ＿ＣＴＬはＴｐ７８およびＲ７１が構成する部分でありデジタル制御部を，ＡＧ＿ＣＴＬはＴｎ７８およびＣ７２およびＲ７２〜Ｒ７３が構成する部分でありアナログ制御部をそれぞれ表わす。ＯＳＣは３段のインバータをリング状に接続した構成であり，いわゆるリングオシレータとして動作する。ＢＵＦは発振部ＯＳＣに付加する寄生容量を最小限にして信号を取り出しＩＮＰおよびＩＮＮに出力する回路である。ＡＧ＿ＣＴＬはＯＳＣおよびＢＵＦに流れるトータル電流を制御する。ＤＧ＿ＣＴＬはＯＳＣのリングの枝の１つの合成抵抗値を微少に変化させて発振周波数を微少に制御する回路である。Ｃ７１は，ＶｄｄとＤ点の間の電圧変動の高周波成分を抑えるために設けてある。ＡＧ＿ＣＴＬによって電流を絞るとＤ点の電圧が上昇する。するとＯＳＣの発振周波数が低下しＯＳＣやＢＵＦの電源電流が低下する。そしてＤ点の電圧は，ＯＳＣとＢＵＦのトータル電流がＡＧ＿ＣＴＬの流す電流と釣り合う状態で落ち着く。その時にＩＮＰやＩＮＮに出力される信号の電圧は，高い方はほぼＶｄｄまで上がりきるが，低い方はＤ点より低い電圧になり得ないためＶｓｓまでは下がりきらない。これをフル振幅の信号に変換するために実施形態の１〜３などの信号レベル変換回路を使用する。特にＯＳＣを構成するインバータが３段の場合にはＤ点が比較的高い電圧でも高い周波数で発振するため，実施形態の１〜３などの信号レベル変換回路が有用である。
【００３９】
［実施形態の５］
実施形態の４などの発振器と信号レベル変換回路の組み合わせを使って位相同期回路を構成した実施形態の１つを図８に示す。図８において，８０１は位相比較器，８０２は周波数比較器，８０３はチャージポンプ，８０４は発振器，８０５は信号レベル変換回路，８０６は分周器，８０７はインバータ回路，ＣＬＫ＿ＲＥＦは基準として外から供給するクロック信号を入力する端子，ＣＬＫＢ＿ＲＥＦはそれを反転した信号のノード，ＣＬＫ＿ＦＢは分周器８０６の出力をそれぞれ表わす。信号レベル変換回路８０５には実施形態の１〜３などの回路，発振器８０４には図７に示した回路などを使用する。
【００４０】
位相比較器８０１は，ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢの信号の例えば立ち上がりエッジ同士を比較し，いずれの信号の位相が早いかを判定する。周波数比較器８０２は，ＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢの例えば立ち下がりエッジ同士を比較し，各信号が交互に現れているかあるいはいずれかの信号が連続して現れたかを判定する。チャージポンプ８０３は，位相比較器８０１と周波数比較器８０２の判定結果に基づいてＳ＿ＡＧのノードに電荷を注入したり流出させたりする回路である。そして，チャージポンプ８０３により制御された信号をアナログ制御信号とし，位相比較器８０１の判定結果をデジタル制御信号として，発振器８０４が発振する。その出力を分周してＣＬＫ＿ＦＢにフィードバックすることにより，所定の発振出力がＯＵＴの端子に出力される。
【００４１】
信号レベル変換回路８０５として本発明の回路を使用することにより，高い周波数でも安定した出力を得ることができる。
【符号の説明】
【００４２】
Ｔｐ１〜Ｔｐ７８ Ｐチャネル型ＭＯＳトランジスタ
Ｔｎ１〜Ｔｎ７８ Ｎチャネル型ＭＯＳトランジスタ
Ｃ１〜Ｃ７２ 容量素子
Ｒ１〜Ｒ７３ 抵抗素子
ＩＶ１１〜ＩＶ２２，８０７ インバータ回路
ＮＤ２１〜ＮＤ２３ ＮＡＮＤ回路
１００ 制御回路
２０１〜２０２ カウンタ回路
【技術分野】
【０００１】
本発明は，ローレベルが十分に下がりきらない（または，ハイレベルが十分に上がりきらない）電圧制御発振器の出力信号を，低電位側電源の電圧から高電位側電源の電圧までの略フル振幅で振れる信号に変換する信号レベル変換回路に関し，特に高い動作周波数が要求される場合に好適な信号レベル変換回路およびそれを使った位相同期回路に関する。
【背景技術】
【０００２】
種々の情報処理装置に使用する集積回路（いわゆるＬＳＩ）の処理能力を上げるためにはクロック信号の高速化が必要である。近年の集積回路のクロック周波数は数ＧＨｚに及ぶものもあり，今後更に高い周波数のクロック信号が必要になることはほぼ明白である。このクロック信号を供給するために，多くの場合は位相同期回路（いわゆるＰＬＬ）が使用される。位相同期回路は，発振周波数を制御信号で制御できる発振器と，この発振器の出力を分周した信号を基準クロック信号と比較する部分と，その比較結果を元に上記制御信号を介して発振周波数を制御する部分とにより構成される。
【０００３】
ところが多くの場合，制御信号によって発振周波数を制御できる発振器の出力は，低電位側の電源電圧から高電位側の電源電圧の間で振れるフル振幅の信号ではなく，低電位側の電源電圧まで下がりきらない信号であったり，高電位側の電源電圧まで上がりきらない信号であったりする。このため，発振器の出力をフル振幅の信号に変換するレベル変換回路が必要となる。このレベル変換回路として，特許文献１や特許文献２に種々の回路が開示されている。
【０００４】
特許文献１に開示されているレベル変換回路は，同文献の代表図などに示されている。この回路は，閾値可変のインバータ回路とこのインバータ回路の出力の平均電圧が所望の値であるかどうかを判定する回路より成り，所望の値でない場合にはインバータ回路の閾値を変化させるように構成されている。
【０００５】
特許文献２に開示されているレベル変換回路は，同文献の図３に記号ＬＳの部分として示されている。この回路は，入力信号と同じ電圧レベルでほぼ逆極性の信号を受けるＰＭＯＳトランジスタとゲート電極およびドレイン電極を接続されたＮＭＯＳトランジスタから成る制御部と，入力信号を受けるＰＭＯＳトランジスタと制御部からの信号を受けるＮＭＯＳトランジスタから成るＰＭＯＳインバータ回路と，このＰＭＯＳインバータ回路の出力の駆動力を上げる何段かのＣＭＯＳインバータ回路によって構成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０３５５４号公報
【特許文献２】特開２００８−２１９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されているレベル変換回路の構成要素である閾値可変のインバータ回路の構成は，同文献の図６と図１２に示されている。参考までに，これらの図を図９および図１０に示す。これらの回路では，必要以上の寄生容量が信号経路に付くため，特に周波数の高い用途に使用する場合には高速動作の妨げになるという問題がある。
【０００８】
例えば特許文献１の図６の構成では，入力端子８はＰＭＯＳトランジスタ５１４〜５１６およびＮＭＯＳトランジスタ５１７〜５１９の計６個のＭＯＳトランジスタのゲート電極に常時接続されている。また，出力端子１９は上記６個のＭＯＳトランジスタのドレイン電極に常時接続されている。しかしながら，スイッチ素子５１１〜５１３のうちのいずれか１個もしくは２個が遮断されている時には対応するＰＭＯＳトランジスタ５１４〜５１６が機能しない。するとそのＭＯＳトランジスタのゲート容量は不要な寄生容量であるが入力端子８に付いていることになり，ドレイン容量は不要な寄生容量であるが出力端子１９に付いていることになる。スイッチ素子５１Ａ〜５１Ｃに対応するＮＭＯＳトランジスタ５１７〜５１９のゲート容量およびドレイン容量も同様である。
【０００９】
また，例えば特許文献１の図１２の構成では，入力端子８はスイッチ素子５０６〜５０Ａの計５個のスイッチ素子に常時接続されている。しかしながら，これらのスイッチ素子のうちの何個かが遮断されている時にはそのスイッチ素子の容量は不要な寄生容量であるが入力端子８に付いていることになる。また，この図ではインバータ回路５０１〜５０５の出力は全て１９と表記されているが，具体的にこの５本を１本にまとめるための何らかの手段が必要である。常識的には，何らかのスイッチ素子などを介して接続するかまたはインバータ回路５０１〜５０５の出力端子を高抵抗化できる構成にして直接接続することが考えられる。しかしいずれの場合も，インバータ回路５０１〜５０５からの信号線が常時信号経路に接続されることになる。このため，スイッチ素子５０６〜５０Ａのうち遮断されているスイッチ素子に対応するインバータ回路５０１〜５０５の分が不要な寄生容量として付くことになる。
【００１０】
すなわち，特許文献１の図６や図１２に示された構成では，入力信号や出力信号のノードに不要な寄生容量が付くことになる。すると，信号がこの回路を通過する時に不要な寄生容量まで充放電することになり，特に周波数の高い用途に使用する場合には高速動作の妨げになる。
【００１１】
なお，特許文献１の図１６には閾値可変のインバータ回路として動作する更に他の回路が記載されているが，この回路の出力はフル振幅にならないため本発明の目的には使えない。
【００１２】
特許文献２の図３に開示されているレベル変換回路を，参考までに図１１に示す。この回路は，入力信号を受けるＰＭＯＳトランジスタＴｐ３２と負荷として作用するＮＭＯＳトランジスタＴｎ３１の構成するインバータ回路がレベル変換を行なう部分である。そして，Ｔｎ３１の抵抗値を最適値に保つための制御回路として，上記インバータ回路を構成するＭＯＳトランジスタと同じ特性のＰＭＯＳトランジスタＴｐ３３およびＮＭＯＳトランジスタＴｎ３０で構成する回路がある。ところが，Ｔｐ３３およびＴｎ３０の接続点の平均電圧が後段のインバータ回路ＩＶ３８の閾値と必ずしも一致しないため，Ｔｐ３２およびＴｎ３１が構成するインバータ回路の出力電圧が振動する範囲も最適値から多少ずれることになる。この回路を通過する信号の周波数がある程度低い場合には殆ど問題ないが，この回路が動作できる上限周波数に近くなって信号波形が正弦波に近くなると出力波形の振幅が小さくなり，上記のずれが同じであっても相対的に大きくなる。極端な場合には，Ｔｐ３２およびＴｎ３１が構成するインバータ回路の出力電圧の振動する範囲が後段のインバータ回路の閾値を越えなくなって信号が消滅する。その周波数が上限動作周波数となる。
【００１３】
本発明が解決しようとする課題は，信号レベル変換回路の上限動作周波数を向上させることにある。
【課題を解決するための手段】
【００１４】
周期的に変化するクロック入力信号をゲート電極に受ける第１のＭＯＳトランジスタと，ドレイン電極を上記第１のＭＯＳトランジスタのドレイン電極に接続され負荷として作用する上記第１のＭＯＳトランジスタとは逆の導電型の第２のＭＯＳトランジスタと，上記クロック入力信号とほぼ逆相のクロック入力信号をゲート電極に受ける上記第１のＭＯＳトランジスタと同じ導電型の第３のＭＯＳトランジスタと，ゲート電極およびドレイン電極を上記第２のＭＯＳトランジスタのゲート電極と上記第３のＭＯＳトランジスタのドレイン電極に接続された上記第２のＭＯＳトランジスタと同じ導電型の第４のＭＯＳトランジスタと，上記第１および第２のＭＯＳトランジスタのドレイン電極の接続点から取り出した信号を直接または何段かのインバータ回路を介して受ける第１のインバータ回路により構成されたレベル変換回路において，
上記第２のＭＯＳトランジスタのソース電極と電源の間，または，上記第４のＭＯＳトランジスタのソース電極と電源の間の少なくとも一方に，上記第２のＭＯＳトランジスタと同じ導電型の並列に接続した複数の第５のＭＯＳトランジスタを設け，上記第１のインバータ回路の出力の平均電圧が低電位側の電源と高電位側の電源の中間の電圧になるように上記第５のＭＯＳトランジスタのうちのいくつかを導通させ残りを遮断させるように制御する制御回路を設けることにより，本発明の課題を解決できる。
【００１５】
上記制御回路は，上記第１のインバータ回路の出力を受ける第２のインバータ回路と，上記第２のインバータ回路の出力をローパスフィルタを介して受ける第３のインバータ回路と，上記第３のインバータ回路の出力がハイレベルであればカウントアップ（またはカウントダウン）しローレベルであればカウントダウン（またはカウントアップ）するカウンタ回路により構成できる。
【発明の効果】
【００１６】
レベル変換回路の上限動作周波数を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の信号レベル変換回路の実施形態の一例を表わす構成図。
【図２】本発明の信号レベル変換回路に使用する制御回路の実施形態の一例を表わす構成図。
【図３】本発明の信号レベル変換回路の実施形態の他の一例を表わす構成図。
【図４】本発明の信号レベル変換回路に使用する制御回路の実施形態の他の一例を表わす構成図。
【図５】本発明の信号レベル変換回路の実施形態の更に他の一例を表わす構成図。
【図６】本発明の信号レベル変換回路に使用する制御回路の実施形態の更に他の一例を表わす構成図。
【図７】本発明の位相同期回路に使用する発振器の実施形態の一例を表わす構成図。
【図８】本発明の位相同期回路の実施形態の一例を表わす構成図。
【図９】公知の特許文献１に記載された図面の１つ。
【図１０】公知の特許文献１に記載された他の図面の１つ。
【図１１】公知の特許文献２に記載された図面の１つ。
【発明を実施するための形態】
【００１８】
以下，本発明の信号レベル変換回路および位相同期回路について，いくつかの実施形態を説明する。なお，図９以降を除き同一の部分は別の図においても同一の記号で示すものとする。
【００１９】
［実施形態の１］
上記課題を解決するための回路の構成の一実施形態を図１に示す。図１において，Ｔｐ１〜Ｔｐ５はＰチャネル型ＭＯＳトランジスタ（以下，ＰＭＯＳと称する），Ｔｎ１〜Ｔｎ２３はＮチャネル型ＭＯＳトランジスタ（以下，ＮＭＯＳと称する），ＩＶ１１とＩＶ１２はインバータ回路，Ｃ１は容量素子，Ｒ１は抵抗素子，１００は制御回路，ＩＮＰはクロック入力信号を入力する端子，ＩＮＮはクロック入力信号と略１８０度位相がずれ同じ電圧レベルで変化する信号（以下，逆相クロック入力信号と称する）を入力する端子，ＩＮ２はＩＮＰへのクロック入力信号より低い周波数の第２のクロック信号を入力する端子，ＯＵＴはクロック出力信号を出力する端子，Ｖｄｄは高電位側の電源端子，Ｖｓｓは低電位側の電源端子，ＥＮＢＬは制御信号１１１〜１２３をその時の値に固定する信号を入力する端子，１１１〜１２３は制御回路１００が出力する制御信号，Ａ点〜Ｃ点は説明に必要なその他の信号のノードを表わす。
【００２０】
ここで，Ｔｐ１およびＴｐ２とＴｎ１およびＴｎ２とＴｎ１１およびＴｎ２１とＴｎ１２およびＴｎ２２とＴｎ１３およびＴｎ２３は，それぞれ特性がほぼ同じになるように設計するものとする。具体的には，ＭＯＳトランジスタのゲート長およびゲート幅などの幾何学的構造を一致させると共に電流が流れる方向も一致するように配置する。Ｔｐ３およびＴｎ３とＴｐ４およびＴｎ４とＴｐ５およびＴｎ５はそれぞれインバータ回路を構成するが，徐々に駆動能力を上げていくため後段にいくほどゲート幅の大きい（または多数を並列に接続した）ＭＯＳを使用する。Ｃ１とＲ１が構成するローパスフィルタの時定数はＩＮＰのクロック入力の周期より十分（数倍以上）長く，第２のクロック信号の周期はＣ１とＲ１が構成するローパスフィルタの時定数より十分（数倍以上）長くなるように設計するものとする。インバータ回路ＩＶ１１やＩＶ１２は，入力容量や貫通電流を低減するためになるべくゲート幅の小さいＭＯＳで構成する。また，制御回路１００は，制御信号１１１〜１１３のうちの少なくとも１つがローレベル（以下，Ｌと表記する）でかつ制御信号１２１〜１２３のうちの少なくとも１つがＬである場合にはＡ点の信号レベルにかかわらず第２のクロック信号に従って制御信号１１１〜１１３と制御信号１２１〜１２３をカウントアップし，制御信号１１１〜１１３が全てハイレベル（以下，Ｈと表記する）である場合にはＡ点がＬであれば第２のクロック信号に従って制御信号１２１〜１２３をカウントダウンしＡ点がＨであれば第２のクロック信号に従って制御信号１２１〜１２３をカウントアップし，制御信号１２１〜１２３が全てＨである場合にはＡ点がＬであれば第２のクロック信号に従って制御信号１１１〜１１３をカウントアップしＡ点がＨであれば第２のクロック信号に従って制御信号１１１〜１１３をカウントダウンするように構成する。また制御回路１００は，制御信号１１１〜１１３または制御信号１２１〜１２３が全てＨである場合にはそれ以上カウントアップさせる条件になっても変化させないように構成する。
【００２１】
次に，この回路の動作について説明する。制御信号１１１〜１１３のうちの少なくとも１つがＬでかつ制御信号１２１〜１２３のうちの少なくとも１つがＬであれば制御信号１１１〜１１３と制御信号１２１〜１２３は第２のクロック信号に従って必ずカウントアップされるため，初期状態から８サイクルの間を除き制御信号１１１〜１１３と制御信号１２１〜１２３の少なくとも一方は全てＨである。ここでは先ず，制御信号１１１〜１１３と制御信号１２１〜１２３が両方とも全てＨである場合から説明する。
【００２２】
ＩＮＮに入力される逆相クロック入力がＬの時にはＴｐ２は導通し，Ｔｎ２に流れる電流がＴｐ２に流れる電流と釣り合うまでＢ点の電圧は上昇する。ＩＮＮに入力される逆相クロック入力がＨの時にはＴｐ２は遮断し，Ｔｎ２が遮断するまでＢ点の電圧は下降する。逆相クロック入力の周波数が高くなるとＢ点の電圧の変化が追いつかず振幅は小さくなるが，長時間平均で見るとＴｎ２に流れる電流がＴｐ２に流れる電流と釣り合うはずであり，Ｂ点の電圧はその平均電流に対応する電圧付近で振動する。このＢ点の電圧がＴｎ１のゲートに加えられ，Ｔｐ１およびＴｐ２とＴｎ１およびＴｎ２とＴｎ１１およびＴｎ２１とＴｎ１２およびＴｎ２２とＴｎ１３およびＴｎ２３の特性がそれぞれほぼ同じであるから，ＩＮＰに入力されるクロック入力がＬの時にはＴｐ１が導通してＣ点の電圧はＶｄｄの電圧に近付き，ＩＮＰに入力されるクロック入力がＨの時にはＴｐ１が遮断してＣ点の電圧はＶｓｓの電圧に近付く。従って，クロック入力が比較的低周波の場合にはこのままでもＣ点の電圧変化がＴｐ３〜Ｔｐ５とＴｎ３〜Ｔｎ５が構成する３段のインバータ回路を経由してＯＵＴに出力される。
【００２３】
ところがクロック入力の周波数が高くなると，Ｃ点の電圧が十分上がりきる前にＴｐ１が遮断したりＣ点の電圧が十分下がりきる前にＴｐ１が導通したりして，Ｃ点の電圧の振幅が小さくなる。Ｃ点の電圧はＢ点の電圧の振動範囲を含む範囲で振動するが，プロセスばらつきなどもあるためＢ点の電圧の振動の中心をＴｐ３およびＴｎ３が構成するインバータ回路の閾値と常に一致させることはできない。従って，Ｃ点の電圧の振動の中心もＴｐ３およびＴｎ３が構成するインバータ回路の閾値と異なることになり，Ｖｓｓ側に偏ったりＶｄｄ側に偏ったりする。すると，その偏った電圧がＴｐ３〜Ｔｐ５とＴｎ３〜Ｔｎ５が構成する３段のインバータ回路とＩＶ１２とＣ１およびＲ１が構成するローパスフィルタとＩＶ１１を介してＡ点の電圧に反映される。Ｃ点の電圧が例えばＶｓｓ側に偏ると，ＩＶ１２の出力もＶｓｓ側に偏りローパスフィルタとＩＶ１１を介してＡ点はＨになる。すると制御信号１１１〜１１３が第２のクロック信号に従ってカウントダウンされＴｎ１１〜Ｔｎ１３のうちのいくつかが遮断される。するとＣ点からＶｓｓ端子までの経路の抵抗が上がってＣ点の電圧が上昇する。逆にＣ点の電圧がＶｄｄ側に偏ると，制御信号１２１〜１２３が第２のクロック信号に従ってカウントダウンされＴｎ２１〜Ｔｎ２３のうちのいくつかが遮断される。するとＢ点からＶｓｓ端子までの経路の抵抗が上がってＢ点の電圧が上昇し，Ｔｎ１の抵抗が下がる。その結果Ｃ点の電圧が下降する。そしてＣ点の電圧の偏りがＶｓｓ側からＶｄｄ側またはＶｄｄ側からＶｓｓ側に逆転すると，それまでカウントダウンされてきた制御信号の変化がカウントアップに転じ，以降は最小ビット分のアップダウンのみを繰り返す。
【００２４】
この状態になるまでに必要な時間が経過した後，ＥＮＢＬ信号を通じて制御信号１１１〜１１３および１２１〜１２３をその時の値に固定する。この時には制御信号１１１〜１１３または１２１〜１２３の最小ビット分の変化だけでＣ点の電圧の偏りが逆転する状態になっているため，そのＣ点の電圧はＴｐ３およびＴｎ３が構成するインバータの閾値電圧付近を中心に振動している。Ｔｎ１１〜Ｔｎ１３およびＴｎ２１〜Ｔｎ２３による制御の分解能が十分に小さくなるように設定してあれば，Ｃ点の電圧の振動のほぼ中心にＴｐ３およびＴｎ３が構成するインバータの閾値電圧があり，ＩＮＰに入力されたクロック信号がＯＵＴまで最も届きやすい状態にある。最初から制御信号１１１〜１１３または制御信号１２１〜１２３のいずれかにＬを含む状態からスタートしても，最終的にはこの状態になる。
【００２５】
ここで，Ｔｐ１およびＴｎ１が構成するインバータの閾値電圧を制御する回路は，Ｂ点の電圧を設定する回路とＴｎ１１〜Ｔｎ１３が構成する回路であり，いずれもＩＮＰやＣ点のノードの寄生容量を増やすものではない。また，後段のインバータ回路に付加される余分な寄生容量は，ゲート幅の小さいＭＯＳで構成したＩＶ１２の入力容量のみであり駆動能力の最も大きいＴｐ５およびＴｎ５が構成するインバータで駆動するため，余分な寄生容量による上限周波数の低下は最小限である。従って，特許文献１に記載された構成の回路より高い周波数で動作させることができる。また，上述のように制御信号１１１〜１１３および制御信号１２１〜１２３によってＴｎ１１〜Ｔｎ１３およびＴｎ２１〜Ｔｎ２３を最適に制御するためＣ点の電圧を最適な範囲で振動させることができ，特許文献２に記載された構成の回路より高い周波数で動作させることができる。すなわち，特許文献１に記載された構成でも特許文献２に記載された構成でも実現できない高い周波数において動作する信号レベル変換回路を実現できる。
【００２６】
次に，実施形態の１に使用する制御回路１００の構成を図２に示す。図２において，ＩＶ２１とＩＶ２２はインバータ回路，ＮＤ２１〜ＮＤ２３はＮＡＮＤ回路，２０１と２０２はカウンタ回路を表わす。カウンタ回路２０１および２０２には，ＵＰ／ＤＮ端子に入力する信号がＨであればＣＫ端子に入力する信号に従って出力信号をカウントアップし，Ｌであればカウントダウンする回路を使用する。またカウンタ回路２０１および２０２には，出力信号が全てＨであればＵＰ／ＤＮ端子に入力する信号がＨであっても出力信号を変化させない回路を使用する。
【００２７】
この回路は，ＥＮＢＬ端子に入力する信号がＨであればＩＮ２端子に入力する第２のクロック信号に従って制御信号１１１〜１２３が変化し，ＥＮＢＬ端子に入力する信号がＬであれば制御信号１１１〜１２３は変化しない。そこで先ず，ＥＮＢＬ端子に入力する信号がＨである場合から説明する。
【００２８】
制御信号１１１〜１１３のいずれかがＬである場合には，Ａ点の信号にかかわらずＮＤ２１の出力がＨとなり，カウンタ回路２０２は第２のクロック信号に従って出力すなわち制御信号１２１〜１２３をカウントアップさせる。制御信号１１１〜１１３の全てがＨである場合には，Ａ点の信号がＨであればＮＤ２１の出力がＨとなりカウンタ回路２０２は第２のクロック信号に従って制御信号１２１〜１２３をカウントアップさせ，Ａ点の信号がＬであればＮＤ２１の出力がＬとなりカウンタ回路２０２は第２のクロック信号に従って制御信号１２１〜１２３をカウントダウンさせる。制御信号１２１〜１２３のいずれかがＬである場合には，Ａ点の信号にかかわらずＮＤ２２の出力がＨとなり，カウンタ回路２０１は第２のクロック信号に従って出力すなわち制御信号１１１〜１１３をカウントアップさせる。制御信号１２１〜１２３の全てがＨである場合には，Ａ点の信号がＬであればＮＤ２２の出力がＨとなりカウンタ回路２０１は第２のクロック信号に従って制御信号１１１〜１１３をカウントアップさせ，Ａ点の信号がＨであればＮＤ２２の出力がＬとなりカウンタ回路２０１は第２のクロック信号に従って制御信号１１１〜１１３をカウントダウンさせる。
【００２９】
すなわち，制御信号１１１〜１１３のいずれかがＬでかつ制御信号１２１〜１２３のいずれかがＬである場合には両方ともカウントアップさせ，制御信号１１１〜１１３または制御信号１２１〜１２３のどちらか一方または両方がオールＨであればＡ点の信号に基づいて反対側の制御信号をカウントアップまたはカウントダウンさせる。また，制御信号１１１〜１１３または制御信号１２１〜１２３がオールＨであればそれ以上はカウントアップしないため，初期状態の後カウンタ回路２０１および２０２がオールＬからオールＨまでカウントアップするのに必要なサイクル数を経過すれば，制御信号１１１〜１１３または制御信号１２１〜１２３の少なくとも一方は必ずオールＨである。
【００３０】
ＥＮＢＬ端子に入力する信号をＬにすれば第２のクロック信号にかかわらずＮＤ２３の出力がＨに固定されるため，制御信号１１１〜１２３は変化しない。従って，ＩＮＰおよびＩＮＮ端子にクロック信号を供給する系が安定しかつ制御信号１１１〜１２３を最適値に設定するために必要なサイクル数が経過した後は，ＥＮＢＬ端子に入力する信号をＬにして制御信号１１１〜１２３をその時の値に固定し安定化させることができる。
【００３１】
なお，この実施形態においてはＴｎ１１〜Ｔｎ１３およびＴｎ２１〜Ｔｎ２３をそれぞれ３個ずつ設け制御信号１１１〜１１３および制御信号１２１〜１２３をそれぞれ３ビットとする構成について説明したが，制御信号が３ビットずつに限定されないことは言うまでもない。また，Ｔｐ３〜Ｔｐ５およびＴｎ３〜Ｔｎ５が構成するインバータが３段の場合について説明したが，これらのインバータの段数が３段に限定されないことは言うまでもない。更に，ＰＭＯＳとＮＭＯＳをそっくり入れ替えてＶｄｄとＶｓｓを逆にしＨとＬを逆にした構成も有り得ることは言うまでもない。また，ここではＴｐ１およびＴｐ２とＴｎ１およびＴｎ２とＴｎ１１およびＴｎ２１とＴｎ１２およびＴｎ２２とＴｎ１３およびＴｎ２３の特性がほぼ同じであることを前提に説明したが，これらの特性が必ずしも一致していなくても同様の効果は得られる。
【００３２】
［実施形態の２］
実施形態の１において，Ｃ点の電圧がＶｄｄ側に偏るかＶｓｓ側に偏るかが明らかな場合や，いずれに偏るかを特定できるようにＴｐ１およびＴｐ２やＴｎ１およびＴｎ２を非対称に設計しておけば，Ｔｎ１１〜Ｔｎ１３側またはＴｎ２１〜Ｔｎ２３側のいずれかのＮＭＯＳを設けない構成も可能である。Ｔｎ２１〜Ｔｎ２３側を設けない構成の一実施形態を図３に示す。
【００３３】
この回路は，Ｔｎ１１〜Ｔｎ１３が全て導通していればＣ点の電圧がＶｓｓ側に偏ることがわかっている場合に有効である。制御信号１１１〜１１３が全てＨであればＴｎ１１〜Ｔｎ１３が全て導通しＣ点の電圧がＶｓｓ側に偏るため，制御信号１１１〜１１３はカウントダウンされる。制御信号１１１〜１１３が全てＬになればＴｎ１１〜Ｔｎ１３が全て遮断しＣ点の電圧がＶｄｄになるため，その前に制御信号１１１〜１１３がカウントアップする方に転じる。そしてＣ点の電圧がＴｐ３およびＴｎ３が構成するインバータの閾値電圧付近を中心に振動する状態になった以降は実施形態の１と同じである。
【００３４】
実施形態の２に使用する制御回路１００の構成を図４に示す。図４に示すように，この回路はインバータ回路ＩＶ２１とＮＡＮＤ回路ＮＤ２３とカウンタ回路２０１によって構成される。Ａ点がＨの時は制御信号１１１〜１１３はカウントダウンされ，Ａ点がＬの時は制御信号１１１〜１１３はカウントアップされる。その他は実施形態の１に使用する制御回路１００と同じである。
【００３５】
［実施形態の３］
実施形態の１において，Ｔｎ１１〜Ｔｎ１３側を設けない構成の一実施形態を図３に示す。この回路は，Ｔｎ２１〜Ｔｎ２３が全て導通していればＣ点の電圧がＶｄｄ側に偏ることがわかっている場合に有効である。制御信号１２１〜１２３が全てＨであればＴｎ２１〜Ｔｎ２３が全て導通しＣ点の電圧がＶｄｄ側に偏るため，制御信号１２１〜１２３はカウントダウンしていく。制御信号１２１〜１２３が全てＬになればＴｎ２１〜Ｔｎ２３が全て遮断しＢ点の電圧がＶｄｄになってＣ点の電圧が下がりすぎるため，その前に制御信号１２１〜１２３がカウントアップする方に転じる。そしてＣ点の電圧がＴｐ３およびＴｎ３が構成するインバータの閾値電圧付近を中心に振動する状態になった以降は実施形態の１と同じである。
【００３６】
実施形態の３に使用する制御回路１００の構成を図６に示す。図６に示すように，この回路はインバータ回路ＩＶ２１およびＩＶ２２とＮＡＮＤ回路ＮＤ２３とカウンタ回路２０２によって構成される。Ａ点がＨの時は制御信号１２１〜１２３はカウントアップされ，Ａ点がＬの時は制御信号１２１〜１２３はカウントダウンされる。その他は実施形態の１に使用する制御回路１００と同じである。
【００３７】
実施形態の２または実施形態の３のいずれにおいても実施形態の１と同様に，余分な寄生容量を増やすことなくＣ点の電圧レベルを最適値に制御できるため，特許文献１に記載された構成でも特許文献２に記載された構成でも実現できない高い周波数において動作する信号レベル変換回路を実現できる。
【００３８】
［実施形態の４］
実施形態の１〜３などの信号レベル変換回路にクロック入力信号および逆相クロック入力信号を供給する発振器の実施形態の１つを図７に示す。図７において，Ｔｐ７１〜Ｔｐ７８はＰＭＯＳ，Ｔｎ７１〜Ｔｎ７８はＮＭＯＳ，Ｃ７１〜Ｃ７２は容量素子，Ｒ７１〜Ｒ７３は抵抗素子，ＩＮＰおよびＩＮＮは実施形態の１〜３のいずれかの信号レベル変換回路にクロック入力信号および逆相クロック入力信号を出力する端子，Ｓ＿ＤＧはデジタル制御信号を入力する端子，Ｓ＿ＡＧはアナログ制御信号を入力する端子，Ｄ点は説明に必要なその他の信号のノードを表わす。また，ＯＳＣはＴｐ７１〜Ｔｐ７３およびＴｎ７１〜Ｔｎ７３が構成する部分であり発振部を，ＢＵＦはＴｐ７４〜Ｔｐ７７およびＴｎ７４〜Ｔｎ７７が構成する部分でありバッファ部を，ＤＧ＿ＣＴＬはＴｐ７８およびＲ７１が構成する部分でありデジタル制御部を，ＡＧ＿ＣＴＬはＴｎ７８およびＣ７２およびＲ７２〜Ｒ７３が構成する部分でありアナログ制御部をそれぞれ表わす。ＯＳＣは３段のインバータをリング状に接続した構成であり，いわゆるリングオシレータとして動作する。ＢＵＦは発振部ＯＳＣに付加する寄生容量を最小限にして信号を取り出しＩＮＰおよびＩＮＮに出力する回路である。ＡＧ＿ＣＴＬはＯＳＣおよびＢＵＦに流れるトータル電流を制御する。ＤＧ＿ＣＴＬはＯＳＣのリングの枝の１つの合成抵抗値を微少に変化させて発振周波数を微少に制御する回路である。Ｃ７１は，ＶｄｄとＤ点の間の電圧変動の高周波成分を抑えるために設けてある。ＡＧ＿ＣＴＬによって電流を絞るとＤ点の電圧が上昇する。するとＯＳＣの発振周波数が低下しＯＳＣやＢＵＦの電源電流が低下する。そしてＤ点の電圧は，ＯＳＣとＢＵＦのトータル電流がＡＧ＿ＣＴＬの流す電流と釣り合う状態で落ち着く。その時にＩＮＰやＩＮＮに出力される信号の電圧は，高い方はほぼＶｄｄまで上がりきるが，低い方はＤ点より低い電圧になり得ないためＶｓｓまでは下がりきらない。これをフル振幅の信号に変換するために実施形態の１〜３などの信号レベル変換回路を使用する。特にＯＳＣを構成するインバータが３段の場合にはＤ点が比較的高い電圧でも高い周波数で発振するため，実施形態の１〜３などの信号レベル変換回路が有用である。
【００３９】
［実施形態の５］
実施形態の４などの発振器と信号レベル変換回路の組み合わせを使って位相同期回路を構成した実施形態の１つを図８に示す。図８において，８０１は位相比較器，８０２は周波数比較器，８０３はチャージポンプ，８０４は発振器，８０５は信号レベル変換回路，８０６は分周器，８０７はインバータ回路，ＣＬＫ＿ＲＥＦは基準として外から供給するクロック信号を入力する端子，ＣＬＫＢ＿ＲＥＦはそれを反転した信号のノード，ＣＬＫ＿ＦＢは分周器８０６の出力をそれぞれ表わす。信号レベル変換回路８０５には実施形態の１〜３などの回路，発振器８０４には図７に示した回路などを使用する。
【００４０】
位相比較器８０１は，ＣＬＫ＿ＲＥＦとＣＬＫ＿ＦＢの信号の例えば立ち上がりエッジ同士を比較し，いずれの信号の位相が早いかを判定する。周波数比較器８０２は，ＣＬＫＢ＿ＲＥＦとＣＬＫ＿ＦＢの例えば立ち下がりエッジ同士を比較し，各信号が交互に現れているかあるいはいずれかの信号が連続して現れたかを判定する。チャージポンプ８０３は，位相比較器８０１と周波数比較器８０２の判定結果に基づいてＳ＿ＡＧのノードに電荷を注入したり流出させたりする回路である。そして，チャージポンプ８０３により制御された信号をアナログ制御信号とし，位相比較器８０１の判定結果をデジタル制御信号として，発振器８０４が発振する。その出力を分周してＣＬＫ＿ＦＢにフィードバックすることにより，所定の発振出力がＯＵＴの端子に出力される。
【００４１】
信号レベル変換回路８０５として本発明の回路を使用することにより，高い周波数でも安定した出力を得ることができる。
【符号の説明】
【００４２】
Ｔｐ１〜Ｔｐ７８ Ｐチャネル型ＭＯＳトランジスタ
Ｔｎ１〜Ｔｎ７８ Ｎチャネル型ＭＯＳトランジスタ
Ｃ１〜Ｃ７２ 容量素子
Ｒ１〜Ｒ７３ 抵抗素子
ＩＶ１１〜ＩＶ２２，８０７ インバータ回路
ＮＤ２１〜ＮＤ２３ ＮＡＮＤ回路
１００ 制御回路
２０１〜２０２ カウンタ回路
【特許請求の範囲】
【請求項１】
一定の周期で繰り返す第１のクロック入力信号が入力され，上記第１のクロック入力信号と同じ周期で上記第１のクロック入力信号より大きな振幅のクロック出力信号を出力する信号レベル変換回路であって，
上記第１のクロック入力信号がゲート電極に入力される第１導電型の第１のＭＯＳトランジスタと，上記第１のＭＯＳトランジスタと直列に接続された上記第１導電型とは逆の第２導電型の第２のＭＯＳトランジスタと，上記第１のクロック入力信号とほぼ同じ電圧レベルで位相がほぼ半周期ずれた逆相クロック入力信号がゲート電極に入力され上記第２のＭＯＳトランジスタのゲート電極にドレイン電極が接続された上記第１導電型の第３のＭＯＳトランジスタと，上記第３のＭＯＳトランジスタのドレイン電極にドレイン電極とゲート電極を接続された上記第２導電型の第４のＭＯＳトランジスタを備え，上記第１および第２のＭＯＳトランジスタの接続点の信号を直接もしくは１段以上のインバータ回路を介して入力され上記クロック出力信号を出力する第１のインバータ回路とを備えた信号レベル変換回路において，
上記第２のＭＯＳトランジスタのソース電極と一方の電源の間または上記第４のＭＯＳトランジスタのソース電極と上記一方の電源の間の少なくともいずれかに上記第２導電型の複数の第５のＭＯＳトランジスタを並列に設け，上記クロック出力信号の平均電圧が上記第１のインバータ回路の出力電圧のハイレベルとローレベルの中間の電圧に略等しくなるように上記第５のＭＯＳトランジスタの導通および遮断を制御する制御回路を設けたことを特徴とするレベル変換回路。
【請求項２】
上記第１のインバータ回路の出力を受ける第２のインバータ回路と，ローパスフィルタを介して上記第２のインバータ回路の出力を受ける第３のインバータ回路を備え，上記制御回路は上記第１のクロック信号より低い周波数の第２のクロック信号をカウントしそのカウント値によって上記第５のＭＯＳトランジスタを制御する少なくとも１個のカウンタ回路を備え，上記カウンタ回路は上記第３のインバータ回路の出力がハイレベルかローレベルかによってカウントアップするかカウントダウンするかを制御されるように構成されたことを特徴とする請求項１の信号レベル変換回路。
【請求項３】
上記制御回路は，上記第５のＭＯＳトランジスタの導通および遮断の制御を開始してから所定の時間が経過した後は，上記第５のＭＯＳトランジスタの導通および遮断をその時点の状態に保持し以後変化させないようにする機構を備えたことを特徴とする請求項１または２のいずれかの信号レベル変換回路。
【請求項４】
高電位側の電源と低電位側の電源の間に直列に接続された発振器および上記第２導電型の第６のＭＯＳトランジスタを備え，上記発振器の発振周波数は上記第６のＭＯＳトランジスタによって制御され，上記発振器の出力を上記第１のクロック入力信号および上記逆相のクロック入力信号として受けることを特徴とする請求項１〜３のいずれかの信号レベル変換回路。
【請求項５】
高電位側の電源と低電位側の電源の間に直列に接続された発振器および上記第２導電型の第６のＭＯＳトランジスタと，上記発振器の出力を上記第１のクロック入力信号および上記逆相のクロック入力信号として受ける請求項１〜３のいずれかの信号レベル変換回路と，上記信号レベル変換回路の出力を分周する分周器と，上記分周器の出力と外部から入力される基準クロック信号の位相および周波数を比較する回路と，上記位相および周波数を比較した結果に基づいて上記第６のＭＯＳトランジスタのゲート電圧を制御することにより上記発振器の発振周波数を制御することを特徴とする位相同期回路。
【請求項１】
一定の周期で繰り返す第１のクロック入力信号が入力され，上記第１のクロック入力信号と同じ周期で上記第１のクロック入力信号より大きな振幅のクロック出力信号を出力する信号レベル変換回路であって，
上記第１のクロック入力信号がゲート電極に入力される第１導電型の第１のＭＯＳトランジスタと，上記第１のＭＯＳトランジスタと直列に接続された上記第１導電型とは逆の第２導電型の第２のＭＯＳトランジスタと，上記第１のクロック入力信号とほぼ同じ電圧レベルで位相がほぼ半周期ずれた逆相クロック入力信号がゲート電極に入力され上記第２のＭＯＳトランジスタのゲート電極にドレイン電極が接続された上記第１導電型の第３のＭＯＳトランジスタと，上記第３のＭＯＳトランジスタのドレイン電極にドレイン電極とゲート電極を接続された上記第２導電型の第４のＭＯＳトランジスタを備え，上記第１および第２のＭＯＳトランジスタの接続点の信号を直接もしくは１段以上のインバータ回路を介して入力され上記クロック出力信号を出力する第１のインバータ回路とを備えた信号レベル変換回路において，
上記第２のＭＯＳトランジスタのソース電極と一方の電源の間または上記第４のＭＯＳトランジスタのソース電極と上記一方の電源の間の少なくともいずれかに上記第２導電型の複数の第５のＭＯＳトランジスタを並列に設け，上記クロック出力信号の平均電圧が上記第１のインバータ回路の出力電圧のハイレベルとローレベルの中間の電圧に略等しくなるように上記第５のＭＯＳトランジスタの導通および遮断を制御する制御回路を設けたことを特徴とするレベル変換回路。
【請求項２】
上記第１のインバータ回路の出力を受ける第２のインバータ回路と，ローパスフィルタを介して上記第２のインバータ回路の出力を受ける第３のインバータ回路を備え，上記制御回路は上記第１のクロック信号より低い周波数の第２のクロック信号をカウントしそのカウント値によって上記第５のＭＯＳトランジスタを制御する少なくとも１個のカウンタ回路を備え，上記カウンタ回路は上記第３のインバータ回路の出力がハイレベルかローレベルかによってカウントアップするかカウントダウンするかを制御されるように構成されたことを特徴とする請求項１の信号レベル変換回路。
【請求項３】
上記制御回路は，上記第５のＭＯＳトランジスタの導通および遮断の制御を開始してから所定の時間が経過した後は，上記第５のＭＯＳトランジスタの導通および遮断をその時点の状態に保持し以後変化させないようにする機構を備えたことを特徴とする請求項１または２のいずれかの信号レベル変換回路。
【請求項４】
高電位側の電源と低電位側の電源の間に直列に接続された発振器および上記第２導電型の第６のＭＯＳトランジスタを備え，上記発振器の発振周波数は上記第６のＭＯＳトランジスタによって制御され，上記発振器の出力を上記第１のクロック入力信号および上記逆相のクロック入力信号として受けることを特徴とする請求項１〜３のいずれかの信号レベル変換回路。
【請求項５】
高電位側の電源と低電位側の電源の間に直列に接続された発振器および上記第２導電型の第６のＭＯＳトランジスタと，上記発振器の出力を上記第１のクロック入力信号および上記逆相のクロック入力信号として受ける請求項１〜３のいずれかの信号レベル変換回路と，上記信号レベル変換回路の出力を分周する分周器と，上記分周器の出力と外部から入力される基準クロック信号の位相および周波数を比較する回路と，上記位相および周波数を比較した結果に基づいて上記第６のＭＯＳトランジスタのゲート電圧を制御することにより上記発振器の発振周波数を制御することを特徴とする位相同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２１９８８２（Ｐ２０１０−２１９８８２Ａ）
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願番号】特願２００９−６４３０９（Ｐ２００９−６４３０９）
【出願日】平成２１年３月１７日（２００９．３．１７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人情報通信研究機構、ユニバーサルリンク技術の研究開発 委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２２年９月３０日（２０１０．９．３０）
【国際特許分類】
【出願日】平成２１年３月１７日（２００９．３．１７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人情報通信研究機構、ユニバーサルリンク技術の研究開発 委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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