【解決手段】 基準クロックの周波数を決定する装置、方法、システム、アルゴリズム、および回路を開示する。一実施形態によると、基準クロックの周波数を検出する回路であって、周波数が既知であり、精度は所定の値であるスリープクロックの所定の部分の間、基準クロックのサイクル数をカウントして、基準クロックサイクルカウント値を得るクロックカウンタと、基準クロックサイクルカウント値および既知であるスリープクロックの周波数に基づいて、基準クロックの周波数を推定する周波数推定部と、複数の許容周波数から、推定された基準クロックの周波数に最も近い周波数を選択する周波数選択部とを備える回路が提供される。 （もっと読む）

【解決手段】低電力非同期カウンタの設計技術。典型的な実施形態では、複数のフリップフロップのクロック入力及び信号出力が、非同期カウント構造を実現するように直列に連結される。複数のフリップフロップの信号出力は、参照信号の順次遅延されたバージョンによってサンプリングされる。更に、参照信号の順次遅延されたバージョンを生成する設計方法が開示される。典型的な実施形態では、非同期カウント技術は、デジタル位相ロックループ（ＤＰＬＬ）の高速カウンタに使用され得る。 （もっと読む）

信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 （もっと読む）

【課題】 入力電圧を２値化する２値化回路を提供する。
【解決方法】 ２値化回路１０は、入力端子２０と第１出力端子２６と第２出力端子２８とピークホールド回路３０とボトムホールド回路４０と閾値演算回路５０と第１比較回路６０と第２比較回路７０と第１選択回路８０と第２選択回路９０と第３選択回路１００と第４選択回路１１０を備えている。第１選択回路８０は２値化信号を出力し、第２選択回路９０は遅れ２値化信号を出力する。ピークホールド回路３０は遅れ２値化信号に基づいてピーク電圧を減少させ、ボトムホールド回路４０は遅れ２値化信号に基づいてボトム電圧を増加させる。そのため、遅れ２値化信号を２値化信号に対して確実に遅延させることが可能となる。 （もっと読む）

【課題】外部発振子を用いずとも、継続して逓倍クロック信号を生成出力できるクロック信号出力回路を提供する。
【解決手段】記憶用メモリ１２に、基準クロック信号ＰＲＥＦの周期をリングオシレータ１及び周期カウンタ５によりカウントしたデータを記憶させ、クロック信号出力回路１１は、セレクタ１３を介すことで、除算器７及びシステムクロック生成部９が記憶用メモリ１２に記憶させたデータに基づいて演算処理を行い、逓倍クロック信号を生成して出力する。したがって、外部発振子３を発振動作させて基準クロック信号を常時得る必要がなくなる。 （もっと読む）

【課題】デジタルデバイスに入力される周期的パルス信号の一周期にわたってノイズパルスを除去することができるノイズ除去回路および方法を提供する。
【解決手段】周期的パルス信号からノイズパルスを除去するノイズ除去回路は、固定高レベルを入力とし、周期的パルス信号ａおよびリセット信号ｄに従って高レベルと低レベルとの間で回路出力を変化させるフリップフロップ回路１０と、周期的パルス信号ａのレベルが変化してから一周期内で次にレベル変化するまでは固定高レベルの入力により、それ以後はリセット信号ｄによりフリップフロップ回路の出力を固定するリセット制御部２０と、を有する。 （もっと読む）

【課題】 大容量メモリを使用せずとも均等化されたパルスを出力し得るパルスレート変換器を提供する。
【解決手段】 入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備える。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】入力されたクロックが適切なものであるか常時監視することができ、クロックの切り替えを常時適切に行うことができるようにする。
【解決手段】判定回路１０に固定クロックＣＬＫ１を常時入力する。判定回路１０では、その常時入力される固定クロックＣＬＫ１に基づいて対象クロックＣＬＫ２の状態を監視し、対象クロックＣＬＫ２が入力停止状態にあるか、もしくは対象クロックＣＬＫ２の周波数が所定の周波数の範囲外にあるか否かを判断する。固定クロックＣＬＫ１を常時入力としているため、常にクロックの判定を行うことが可能であり、固定クロックＣＬＫ１から対象クロックＣＬＫ２へ、または対象クロックＣＬＫ２から固定クロックＣＬＫ１への切り替えが常時可能となる。また、対象クロックＣＬＫ２の入力停止状態から所望とするクロックの周波数範囲の判定まで、切れ目のない判定が可能となる。 （もっと読む）

【課題】
記録媒体から再生される再生信号とクロック信号との位相差を正確に検出することが可能な位相検出装置、位相検出方法、該位相検出装置を備えた再生装置、再生方法を提供する。
【解決手段】
位相同期回路３９がリミット位相ディテクタ４１を備えるので、例えば図４に示すゼロクロスのタイミング（Ｃ）が検出されたとき（ＳＴ６０５でＹＥＳ）、クロックカウンタ４７によるカウント値と所定の値とを比較し（ＳＴ６０６）、カウント値が所定の値より小さいときに（ＳＴ６０６でＮＯ）Ｃから次のクロックの立ち上がりまでの間、位相カウンタ５１をイネブルでない状態とすることができる。つまり、リミット位相ディテクタ４１（の位相カウンタ５１）の出力を無効にすることができる。この結果、例えばノイズ等の影響を受け易い所定カウント値より小さいパルス幅のＲＦ信号（入力信号）に基づき位相エラー信号が求められることを防止することができる。 （もっと読む）

【課題】テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。
【解決手段】外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して前記カウント信号をカウンティングするカウンターと、を含む構成とした。 （もっと読む）

【課題】小数点を含んだ自由な変換関係を選択することができる周波数変換器を提供すること。
【解決手段】逓倍器を用いて入力パルス列信号を予め設定した逓倍数Ｎで逓倍して逓倍パルス列信号に変換する。次に、逓倍パルス列信号を分周器によって分周数ｍで分周し、入力パルス列信号の周波数Ｆｉと一定の関係を保った周波数Ｆｏを有する出力パルス列信号を得る。入力パルス列信号の周波数と出力パルス列信号の周波数の関係を示す周波数変換係数Ｒは、
Ｒ＝Ｎ／ｍ
により決定される。逓倍数Ｎと分周数ｍの値を変えることにより、少数を含んだ値の周波数変換係数Ｒとすることができる。 （もっと読む）

【課題】発振周波数を線形に近くかつきめ細やかに制御可能なデジタル制御発振器を提供する。
【解決手段】正相発振信号を出力する正端子２１３と、逆相発振信号を出力する負端子２１４と、センタータップ２１０とを有し、正端子とセンタータップとの間の任意の位置に第１の接点２１１を備え、負端子とセンタータップとの間の第１の接点に対応する位置に第２の接点２１２を備える差動インダクタ２００と、正端子と負端子との間に接続され、第１のデジタル制御コードによってキャパシタンスを２値に変化させる第１の可変キャパシタを複数含む第１の可変キャパシタバンク２２０と、第１の接点と第２の接点との間に接続され、第２のデジタル制御コードによってキャパシタンスを２値に変化させる第２の可変キャパシタを複数含む第２の可変キャパシタバンク２４０と、正端子と負端子との間に接続される負性抵抗２３０とを具備する （もっと読む）

【課題】安定した高周波信号を発振する発振器および位相同期回路のループ帯域補正方法を実現する。
【解決手段】基準周波数の基準信号を発生する基準信号発生部と、前記基準信号とフィードバック信号との位相差に応じた電圧を出力する位相比較部と、前記位相比較部から出力された電圧が入力され、外部制御信号により、前記位相比較部から出力された電圧のゲインを調整するループフィルタと、前記ループフィルタによりゲインが調整された調整信号に応じた周波数の出力信号を発振する電圧制御発振部と、前記出力信号を分周した分周信号を前記フィードバック信号として前記位相比較部にフィードバックする分周部とを備える。 （もっと読む）

【課題】Ｌｏｏｐｂａｃｋテストの際に電圧振幅マージン不足の半導体装置が次工程へと流出するのを防止する。
【解決手段】シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。ＣＰＵ２１は、遅延制御信号ＤＬＣ１，ＤＬＣ２によって一方の可変遅延素子ＶＤＬ１，ＶＤＬ２の遅延時間を制御する。入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。両信号ＶＲｘ，ＣＬＫ２の一方の位相が変更されて、外部基準電圧Ｖｒｅｆの値毎にタイミングマージンがチェックされる。 （もっと読む）

【課題】高速なクロックを必要とせずに、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置を提供する。
【解決手段】複数段の第１遅延素子を有し、これら第１遅延素子に印加される制御電圧に応じて発振周波数が制御される電圧制御型クロック発生回路と、直列に接続された複数段の第２遅延素子を有する遅延回路と、複数段の第２遅延素子がそれぞれ出力するパルス信号の中から１つを選択する選択回路と、を備え、第１遅延素子と第２遅延素子とは同じ半導体基板に形成された同じ構成の遅延素子であり、第２遅延素子の遅延量は制御電圧に応じて調整される。 （もっと読む）

【課題】デューティ比補正回路のデューティ比検知速度を固定せずに、必要に応じて調整することによって、速いデューティ比の補正が必要な場合はデューティ比検知速度を増加させ、必要でない場合はデューティ比検知速度を減少させるデューティ比補正回路を提供する。
【解決手段】検知速度制御信号によりデューティ比検知速度が調整され、クロックのデューティ比を検知して補正信号を出力するデューティ比検知部と、前記補正信号に応答して前記クロックのデューティ比を調整するデューティ比補正部とを備える。 （もっと読む）

【課題】従来のディジタル位相検出器は、遅延素子としてインバータ等の遅延時間を使用しているが、遅延素子の配置および配線の固定が必要であることからゲート・アレイやＦＰＧＡ等ではインプリメントすることが難しい。遅延素子の遅延時間はデバイスの種類やプロセスばらつきにより変動するため位相検出の精度に影響が出る。
【解決手段】２つのクロックが整数比に近い周波数を有している場合において、第１のクロックを入力とするＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックを用いて第２のクロックをラッチするＦ／Ｆと、Ｆ／Ｆの出力を微分する微分回路と、逓倍器の出力クロックを入力とするカウンタと、微分回路の出力に応じて前記カウンタの出力を保持するラッチ回路と、ラッチ回路の出力を加算する第１の加算器と、第１の加算器の出力を固定値から減算する第２の加算器と、第２の加算器の出力を順次積算する積算器と、を備えるよう構成する。 （もっと読む）

【課題】ロックアップ時間を短縮すること。
【解決手段】ＰＬＬ回路２０の位相比較器２３は、基準信号ｆｒと比較信号ｆｐの位相を比較し、両信号ｆｒ，ｆｐの位相差に応じた信号を出力する。ループフィルタ２５は強誘電体容量Ｃ１を含み、位相比較器２３の出力信号に応じたチャージポンプ２４から出力される位相差電流ＩＰにより直流電圧を生成するとともに、その直流電圧を平滑化して制御電圧ＶＣを生成する。ＶＣＯ２６は、制御電圧ＶＣに応じた周波数の出力信号ｆｏを生成する。カウンタ３１は、入力信号ｆｉをカウントし、カウント値と第１の設定値，第２の設定値とを比較し、第１の期間、強誘電体容量Ｃ１を高電位電源ＶDDの電源線に接続し、第２の期間、強誘電体容量Ｃ１と低電位電源ＶSSの電源線を接続する。 （もっと読む）

【課題】パルス信号を高精度に検出すること。
【解決手段】パルス検出装置１は、所定期間に中間電位を含むパルス信号を検出する。また、パルス検出装置１は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備えている。さらに、信号固定手段は、パルス信号が入力される入力信号線に接続されたプルダウン抵抗９又はプルアップ抵抗であるのが好ましい。なお、パルス検出方法は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含んでいる。 （もっと読む）