完全デジタル位相ロックループにおける位相デジタル変換器
位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路の分野に関する。より詳細には、本発明は、発振器および位相ロックループ（ＰＬＬ）の分野に関する。
【背景技術】
【０００２】
関連技術の説明
位相制御発振器および周波数制御発振器は、安定した、制御された周波数基準を与えるために様々な電子的適用例において使用される。デジタルデバイスは、タイミングのためのクロックソースとして、たとえば、デジタルマイクロプロセッサ回路のためのクロックとして周波数制御発振器を使用することができる。アナログデバイスは、無線周波（ＲＦ）信号を周波数変換するために使用される局部発振器として位相ロック発振器を含むことができる。位相制御発振器および周波数制御発振器は、固定の周波数発振器とすることも、プログラマブル周波数シンセサイザを使用して実装されるチューナブル発振器をとすることもできる。
【０００３】
デジタルデバイスのための周波数制御発振器はデジタル的に実装できるが、アナログデバイスのための位相ロック発振器はもっぱらアナログビルディングブロックを使用して実装される。しかしながら、デジタル回路の動作速度が向上するにつれて、デジタルビルディングブロックを使用して旧来アナログの適用例のための位相ロック発振器の少なくとも一部分を実装することがより実現可能になりつつある。
【０００４】
デジタル回路の動作速度の改善の一部は、デジタル回路を製造するために使用されるプロセスの改善に起因し得る。デジタル集積回路設計において利用される基礎をなすトランジスタのサイズを縮小するプロセスの改善は、動作速度の改善に関係する。ＣＭＯＳ回路は、９０ｎｍ、６５ｎｍ、４５ｎｍ、または３５ｎｍプロセスなどのサブミクロンプロセスを使用して実装できる。
【０００５】
ＣＭＯＳ回路において利用される供給電圧は、一部は寸法の縮小により、また一部は、そのようなデバイスによって消費される全体的な電力を低減したいという要望により、断続的に減少している。６５ｎｍなどの高度ＣＭＯＳプロセスでは、電源電圧は一般に約１．１Ｖに低減されている。この低電圧では、演算増幅器および電流ミラーなどの従来のアナログビルディングブロックはうまく動作せず、設計が困難である。したがって、従来のアナログＰＬＬはそのようなプロセスによる設計が困難である。さらに、アナログＰＬＬは、フィルタ機能を実装するために一般に大きい面積を必要とするが、６５ｎｍでは、シリコン単位面積が、より大きいプロセス用のダイ（die）面積よりも費用がかかる。
【０００６】
デジタルプロセスの進歩により、ＰＬＬなどの旧来のアナログ回路を実装する能力に関する制約はより大きくなる。さらに、高度デジタルプロセスにより、旧来のアナログ実装により費用がかかるようになる。旧来アナログビルディングブロックを使用して実装される回路への悪影響を最小限に抑えながら、デジタル領域におけるプロセス改善を利用することが望ましい。
【発明の概要】
【０００７】
位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号（sign）とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
【０００８】
ＰＤＣは、基準クロック（ＦＲＥＦ）と分数Ｎ分周器出力（ＮＤＩＶ）とを入力として取ることができ、それらの位相差のデジタル表現を出力として与えることができる。ＰＤＤＣは、ＦＲＥＦエッジ（規定がない限り、ＦＲＥＦエッジによって立上りエッジを指す）ごとに出力を更新し、ＦＲＥＦエッジに続く出力は、前のＦＲＥＦエッジが含まれていた、位相周波数検出器によって生成されたＵＰ−ＤＯＷＮ信号ペアに対応する。ＵＰ−ＤＯＷＮペアが２つ以上のＦＲＥＦサイクルにわたって延びる（最初にＦＲＥＦが入り、すなわちペアを開始し、次のＦＲＥＦエッジの前にＮＤＩＶエッジが入らない場合に起こる）場合、位相差は、ＵＰ−ＤＯＷＮペアがＴＲＥＦ（１／ＦＲＥＦ）を超えず、あらゆる細分が別々のＵＰ−ＤＯＷＮペアと見なされるように、ＦＲＥＦエッジにおいて細分に分割される。ＰＤＣは、出力をタップ付き遅延線からのカウンタ出力およびデジタル出力として与えることができる。カウンタ出力（バイナリ符号化Ｃ＜０：４＞）がゼロでないとき、位相ロックループの収集期間によくあり、精度の低下が容認できる、位相差が大きい場合（＞〜１．５ｎｓ）のように、遅延線出力（温度計符号化Ｄ＜０：４７＞）は無視できる。
【０００９】
本発明の態様は位相デジタル変換の方法を含む。本方法は、基準クロックおよび発振器信号の一方の、先に到着したエッジに基づいて第１のパルスを開始することと、遅延線を通して第１のパルスを結合することと、基準クロックおよび発振器信号の一方の後に到着したエッジに基づいて変換終了信号を判断することと、遅延線を通した第１のパルスの遷移に基づいて基準クロックと発振器信号との間の位相差のデジタル値を判断することとを含む。
【００１０】
本発明の態様は位相デジタル変換の方法を含む。本方法は、発振器信号の遷移と基準クロックの遷移とに基づいて少なくとも１つの位相周波数検出信号を生成することと、少なくとも１つの位相周波数変換信号に基づいて信号パルスを生成することと、遅延線を通した信号パルスの遷移に基づいて位相差のデジタル値を生成することとを含む。
【００１１】
本発明の態様は位相デジタル変換の方法を含む。本方法は、発振器信号を受信することと、基準クロックを受信することと、発振器信号の遷移と基準クロックの遷移とに基づいて、ＵＰ信号とＤＯＷＮ信号とを含む少なくとも１つの位相周波数検出信号を生成することと、ＵＰ信号とＤＯＷＮ信号とに基づいて読取り信号を生成することと、ＵＰ信号に基づいて第１の信号パルスを生成することと、ＤＯＷＮ信号に基づいて第２のパルス信号を生成することと、第１の信号パルスを第１の遅延線に結合することと、第２のパルス信号を第２の遅延線に結合することと、ＤＯＷＮ信号に対するＵＰ信号の遷移に基づいて、そのそれぞれの遅延線を通した第１の信号パルスまたは第２の信号パルスの一方の完全遷移の数をカウントすることと、それぞれの第１の遅延線および第２の遅延線を通した第１の信号パルスまたは第２の信号パルスの一方の数または部分遷移のうちの少なくとも１つに基づいて位相差のデジタル値を判断することとを含む。
【００１２】
本発明の態様は、第１の入力において基準クロック信号を受信し、第２の入力において発振器信号を受信するように構成され、制御入力信号に基づいて基準クロック信号または発振器信号の一方を出力するようにさらに構成された経路選択マルチプレクサと、経路選択マルチプレクサの出力に結合されたトリガ入力を有する第１のパルス生成器と、第１の入力においてパルス生成器出力を受信し、第２の入力において遅延されたパルス信号を受信するように構成され、ループ制御信号に基づいてパルス生成器出力または遅延されたパルス信号の一方を出力するように構成されたループマルチプレクサと、ループマルチプレクサの出力に結合され、遅延されたパルス信号を出力するように構成され、変換終了信号の受信時に部分パルス遷移を示すようにさらに構成された遅延線と、遅延線によって出力されたパルスの数をカウントするように構成され、変換終了信号の受信時にその数を出力するように構成されたカウンタとを含む位相デジタル変換器を含む。
【００１３】
本発明の態様は、遅延線を通したパルスの部分遷移と遅延線を通したパルスの完全遷移の数との少なくとも一方に基づいて発振器信号と基準クロックとの間の位相差の絶対値を判断するように構成された第１の信号処理経路と、発振器信号と基準クロックとを受信するように構成され、位相差の符号を判断するように構成された符号生成器とを含む位相デジタル変換器を含む。
【００１４】
本発明の態様は、発振器信号と基準クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された位相周波数検出器と、位相周波数検出器に結合され、ＵＰ信号およびＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成されたパルス生成器と、パルス生成器に結合されたタップ付き遅延線と、遅延線の出力に基づいて増分するように構成されたカウンタと、タップ付き遅延線に結合されたレジスタと、ＵＰ信号とＤＯＷＮ信号とに基づいて読取り信号を生成するように構成され、レジスタまたはカウンタの少なくとも一方における位相差のデジタル値をラッチするように構成された読取り制御生成器とを含む位相デジタル変換器を含む。
【００１５】
本発明の態様は、発振器信号の遷移と基準クロックの遷移とに基づいてＵＰ信号とＤＯＷＮ信号とを含む位相周波数検出信号を生成するための手段と、ＵＰ信号とＤＯＷＮ信号とに基づいて変換スタート信号と変換ストップ信号とを生成するための手段と、ＵＰ信号およびＤＯＷＮ信号の一方に基づいてパルスを生成するための手段と、パルスを生成するための手段に結合された遅延のための手段と、遅延のための手段の出力に結合されたカウントするための手段と、スタート信号とストップ信号とに基づいて、さらに、カウントするための手段の出力と遅延のための手段を介したパルスの部分遷移とに基づいて、時間を位相差のデジタル値に変換するための手段とを含む位相デジタル変換器を含む。
【００１６】
本発明の態様は完全デジタル位相ロックループ（ＡＤＰＬＬ）を含む。ＡＤＰＬＬは、デジタル制御発振器（ＤＣＯ）と、ＤＣＯに結合された入力と、デジタル分周出力信号を与えるように構成された出力とを有するデジタル分周器と、基準発振器クロックに結合された第１の入力と、デジタル分周器の出力に結合された第２の入力とを有する位相周波数検出器と、デジタル分周出力信号と基準発振器クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された位相周波数検出器と、ＵＰ信号を受信する第１の入力と、ＤＯＷＮ信号を受信する第２の入力と、基準発振器クロックを受信する第３の入力とを有する位相デジタル変換器と、ＵＰ信号またはＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成され、遅延線を通したパルス信号の完全遷移と遅延線を通したパルスの部分遷移のうちの少なくとも１つに基づいてデジタル分周出力信号と基準発振器クロックとの間の位相差のデジタル値を判断するようにさらに構成された位相デジタル変換器と、位相デジタル変換器の出力に結合された入力とＤＣＯの制御入力に結合された出力とを有するデジタルループフィルタとを含む。
【００１７】
本開示の実施形態の特徴、目的、および利点は、同様の要素が同様の数字をもつ図面とともに、以下に記載する詳細な説明を読めばより明らかになろう。
【図面の簡単な説明】
【００１８】
【図１】完全デジタル位相ロックループを有するワイヤレス通信デバイスの一実施形態の簡略機能ブロック図。
【図２】完全デジタル位相ロックループの簡略機能ブロック図。
【図３Ａ】位相周波数検出器および符号生成器の実施形態の簡略機能ブロック図。
【図３Ｂ】符号生成器の実施形態の簡略機能ブロック図。
【図４Ａ】時間デジタル変換器の一実施形態の簡略機能ブロック図。
【図４Ｂ】位相デジタル変換器の一実施形態の簡略機能ブロック図。
【図５】パルス生成器の一実施形態の簡略機能ブロック図。
【図６】タップ付き遅延線の一実施形態の簡略機能ブロック図。
【図７】エッジアライナの一実施形態の簡略機能ブロック図。
【図８】カウンタの一実施形態の簡略機能ブロック図。
【図９】カウンタの代替実施形態の簡略機能ブロック図。
【図１０】カウンタクリア生成器の一実施形態の簡略図。
【図１１】「Ｓｅｌ」制御信号生成器の一実施形態の簡略図。
【図１２】スタート／ストップ生成器の一実施形態の簡略図。
【図１３Ａ】Ｓｅｌ＿１信号のための生成器の実施形態を示す図。
【図１３Ｂ】Ｓｅｌ＿２信号のための生成器の実施形態を示す図。
【図１４Ａ】フィードバック制御信号のための生成器の実施形態を示す図。
【図１４Ｂ】フィードバック制御信号のための生成器の実施形態を示す図。
【図１５】フラッシュ制御生成器の一実施形態の簡略図。
【図１６】位相デジタル変換の方法の一実施形態の簡略フローチャート。
【図１７】時間デジタル変換の方法の一実施形態の簡略フローチャート。
【発明を実施するための形態】
【００１９】
シリコン面積が低減され、オフチップ構成要素がないデジタル回路中にすべてのＰＬＬ機能を実装する完全デジタル位相ロックループ（ＡＤＰＬＬ）について、本明細書で説明する。デジタルＰＬＬは低電源電圧において動作することができる。本明細書で説明する位相デジタル変換器（ＰＤＣ）設計は、完全デジタルＰＬＬを可能にする主要な演算ブロックを形成する。
【００２０】
提案されたＰＤＣはアナログ位相情報をデジタルワードに変換し、デジタルワードはデジタル信号プロセッサに供給できる。ＰＤＣは、特にゼロ位相転移点の周りの、微細解像度および高線形性をもつ入力位相情報を変換するように動作する。デバイス不一致により、ＰＤＣは、様々な利得またはオフセットをもつ正相入力および逆相入力を変換することができる。様々な利得またはオフセットはＰＤＣ変換伝達関数における非線形性に等価である。この非線形性は、全体的なＰＬＬパフォーマンスを劣化させ、位相ノイズおよびスプリアス応答を増加させるように動作する。ＰＤＣをもつ提案されたＡＤＰＬＬは対称トポロジを用いて非線形性を解決する。本明細書で説明するＰＤＣはまた、ＰＬＬ収集およびロックモード中の広い位相入力範囲をカバーする。本明細書で説明する提案されたＡＤＰＬＬ、特にＰＤＣは、電力消費量オーバーヘッドをほとんど与えないエッジリサイクルカウンタを実装することによって、一般に収集中に起こる広い位相入力範囲をサポートする。
【００２１】
ＰＤＣは、位相信号の符号と絶対値の両方をデジタル信号処理のためのデジタルワードに変換することができ、ディープサブミクロンプロセスおよび低電源電圧における完全デジタルＰＬＬにおいて使用できる。提案されたＰＤＣは、数１０ナノ秒のオーダーの大きい位相（広いパルス）入力と、数１０ピコ秒までの小さい位相（狭いパルス）入力の両方を変換することができる。広い位相と狭い位相の両方のサポートは、様々なＰＬＬ動作状態、すなわち、収集およびロックモードをサポートするために必要である。大きい位相入力は、エッジリサイクルカウンタによって電力消費量オーバーヘッドなしに処理される。
【００２２】
ＰＤＣは、小さい位相入力を処理するために微細遅延線を実装し、大きい位相入力を処理するためにエッジリサイクルカウンタを実装することによって、大きい入力位相信号と小さい入力位相信号の両方を処理する。ＰＤＣは、発振器信号と基準クロックとに基づいて生成されるＵＰ信号およびＤＯＷＮ信号のための対称トポロジを有することによって、逆相入力と正相入力の両方を処理するときでも高線形性を達成する。対称部分における遅延不一致は、一般にオフセットを導入するが、非線形性を導入しない。ＤＦＦ（Ｄフリップフロップ）における遅延は、測定され、結果から減算される。さらに、パルス生成およびフラッシュ制御などの他の技法をＰＤＣ中で使用して、ＡＤＰＬＬの定常状態動作において利用される全体的な機能を達成する。
【００２３】
細かい位相デジタル変換と粗い位相デジタル変換の両方を判断する能力ならびに線形的に実行する能力により、デジタルマイクロプロセッサ適用例のために発振器において一般に必要とされるよりも高いパフォーマンスを一般に必要とするＲＦ適用例など、旧来アナログの構成において、ＡＤＰＬＬおよびＰＤＣを実装することが可能になる。
【００２４】
図１は、完全デジタル位相ロックループを有するワイヤレス通信デバイス１００の一実施形態の簡略機能ブロック図である。ワイヤレス通信デバイス１００は、別個の送信処理経路と受信処理経路とを有するトランシーバとして実装される。送信処理経路および受信処理経路の各々は、局部発振器回路の一部としてＡＤＰＬＬを実装し、利用することができる。別個の送信発振器および受信発振器は、ワイヤレス通信デバイス１００が信号を同時に送信および受信する全二重動作を可能にする。
【００２５】
ワイヤレス通信デバイス１００は、送信処理経路と受信処理経路の両方によって共有できるアンテナ１０２を含む。アンテナ１０２は、アンテナ１０２からの受信信号を受信動作経路の残りに結合すると同時に、受信経路を送信信号から隔離するように構成できるデュプレクサ１１０に受信ワイヤレス信号を結合する。デュプレクサ１１０からの受信出力は、たとえば、低ノイズ増幅器（ＬＮＡ）とすることができるフロントエンド増幅器１２０に結合される。フロントエンド増幅器１２０は、一般に総受信機ノイズ指数を実質的に支配するように動作し、したがって、一般に１０〜２０ｄＢの利得を有するＬＮＡとして実装される。フロントエンド増幅器１２０からの出力は受信ＲＦフィルタ１２２に結合される。
【００２６】
受信ＲＦフィルタ１２２は、所望の受信ＲＦ動作帯域の外部の信号をなくすことまたは減衰させることによって、ＲＦ選択を実行するように動作する。ＲＦフィルタ１２２は、たとえば、隣接チャネル阻止に寄与することができる。受信ＲＦフィルタ１２２からの出力は、ここではミキサ１３０として示される周波数変換器のＲＦ入力に結合できる。ミキサ１３０への第２の入力は、６５ｎｍプロセスなどの高度ＣＭＯＳプロセスを使用して製造されるトランシーバ集積回路１８０内で実質的または完全に実装される第１のＡＤＰＬＬ１５４によって生成できる局部発振器信号によって駆動される。
【００２７】
ミキサ１３０からの出力は、ベースバンド信号のデジタル表現を生成するように動作するアナログデジタル変換器１３２に結合されたベースバンド信号とすることができる。デジタルベースバンド信号はトランシーバ集積回路１８０の受信入力に結合される。トランシーバ集積回路１８０の受信入力は、さらなる処理のためにデジタルベースバンド信号を受信ベースバンドプロセッサ１４０に結合する。
【００２８】
トランシーバ集積回路１８０は、第１の周波数基準１５２と連携して第１の発振器信号を生成するように動作する第１のＡＤＰＬＬ１５４を含む。第１の発振器信号は受信周波数変換動作のための局部発振器として使用できる。第１のＡＤＰＬＬ１５４からの第１の発振器信号出力は、受信信号をベースバンドに周波数変換するためにミキサ１３０のＬＯ入力に結合できる。
【００２９】
図１に示す受信機実施形態は、受信ＲＦ信号が単一の周波数変換段においてベースバンドに変換される直接変換技法を実装する。もちろん、ワイヤレス通信デバイス１００中の受信機は、特定の構成に限定されず、直接変換、スーパーヘテロダイン、または何らかの他の構成を利用することができる。
【００３０】
ワイヤレス通信デバイス１００は相補型送信機を含むことができる。送信機は、実質的に送信信号を生成するトランシーバ集積回路１８０中の信号生成部分を含むことができる。送信ベースバンドプロセッサ１６０は、データソース（図示せず）とインターフェースするように構成でき、後続の送信のためにデータをフォーマッティングすることができる。
【００３１】
送信ベースバンドプロセッサ１６０は、たとえば、変調器１７０に送信ベースバンド信号を供給するように構成できる。変調器１７０は、ベースバンド信号を第２の発振器信号に直接変調するように構成できる。変調器１７０は、たとえば、２点変調器とすることができる。
【００３２】
第２のＡＤＰＬＬ１５８は、第２の周波数基準１５６と連携して、たとえば、所望の送信ＲＦにおいて第２の発振器信号を生成することができる。第１の周波数基準１５２とは別個の第２の周波数基準１５６が示されているが、第１のＡＤＰＬＬ１５４と第２のＡＤＰＬＬ１５８の両方が同じ周波数基準、たとえば第１の周波数基準１５２を共有することができる。第２のＡＤＰＬＬ１５８は、変調器１７０からの変調信号を受容するように構成でき、送信信号を第２の発振器信号に直接変調することができる。
【００３３】
第２のＡＤＰＬＬ１５８からの出力は、第２のＡＤＰＬＬ１５８によって出力され得るスプリアス積と調波とを含む不要な積を実質的になくすように動作することができる送信ＲＦフィルタ１９２に結合できる。送信ＲＦフィルタ１９２からの出力は、代替的に高出力増幅器（ＨＰＡ）と呼ばれる送信増幅器１９４に結合される。送信増幅器１９４は、可変利得または可変利得段を有することができ、変調された第２の発振器信号を所望の送信電力レベルに増幅するように構成できる。送信増幅器１９４からの出力は、デュプレクサ１１０の送信入力に結合され、そこでアンテナ１０２に結合される。
【００３４】
トランシーバ集積回路１８０は、１．１Ｖなどの低電源電圧で動作する高度サブミクロンＣＭＯＳプロセスにおいて実装でき、オフチップ受動デバイス、オフチップアナログデバイス、またはオフチップ発振器などのオフチップ要素の必要なしに、第１のＡＤＰＬＬ１５４および第２のＡＤＰＬＬ１５８を集積回路上で完全に実装することができる。相対的に位相デジタル変換器の位相解像度よりもはるかに大きい周期を有する周波数基準クロックを使用する能力により、ＡＤＰＬＬ１５４および１５８は、比較的低い電力消費量につながる比較的低い電流消費量レベルで動作することが可能になる。
【００３５】
図２は、完全デジタル位相ロックループ２００の簡略機能ブロック図である。図２のＡＤＰＬＬ２００は、たとえば、図１のワイヤレス通信デバイスの第２のＡＤＰＬＬとすることができ、変調部分を省略するかまたはさもなければ使用しない場合は、図１のワイヤレス通信デバイスの第１のＡＤＰＬＬとすることができる。
【００３６】
ＡＤＰＬＬ２００は、その出力がＡＤＰＬＬ２００からの位相および周波数制御出力であるデジタル制御発振器（ＤＣＯ）２１０とすることができる可変発振器を含む。ＤＣＯ２１０からの出力は、たとえば、整数分周器または分数分周器とすることができる分周器２２０にも結合される。分周器２２０は、ＤＣＯ２１０の出力周波数を所望の周波数に同調させる分周比を与えるようにプログラムまたはさもなければ制御できる。分周器２２０のための制御信号は、たとえば、ベースバンドコントローラまたは何らかの他のプロセッサ（図示せず）において判断できる。
【００３７】
分周出力は位相デジタル変換器（ＰＤＣ）２３０の入力に結合される。たとえば、水晶発振器とすることができる基準発振器（図示せず）はＰＤＣ２３０の基準入力に結合される。
【００３８】
ＰＤＣ２３０は、時間デジタル変換器（ＴＤＣ）２３４に結合された位相周波数検出器２３２を含む。ＰＤＣ２３０については、他の図に関してより詳細に説明する。一般に、ＰＤＣ２３０は、基準発振器の位相を分周出力の位相と比較し、位相差を示すデジタル値を与える。ＰＤＣ２３０からの出力は、たとえば符号および絶対値として、２の補数値として、または、何らかの他のデジタルフォーマットとして表すことができる。ＰＤＣ２３０からのデジタル値出力は、デジタルループフィルタとして実装できるループフィルタ２４０に結合される。ループフィルタ２４０からの出力は、ここでは信号加算器として示される信号合成器２５０の第１の入力に結合される。
【００３９】
信号合成器２５０は、変調回路の一部分として実装し、変調を必要としないＡＤＰＬＬ２００構成から省略することができる。コンバイナ２５０からの出力はＤＣＯ２１０の制御入力に結合される。
【００４０】
変調回路は、２点変調を実装するように構成される。２点変調器２６０は、送信データソース（図示せず）から送信ベースバンド信号などの送信信号を受信するように構成される。２点変調器２６０は、送信信号を処理し、ＡＤＰＬＬ２００中の閉ループおよび開ループ変調入力を駆動する。
【００４１】
２点変調器２６０の出力は、ＡＤＰＬＬ２００の閉ループ変調を実装するために分数分周器を駆動するデルタシグマ変調器（ＤＳＭ）２６４に結合される。２点変調器２６０の出力はまた、ＡＤＰＬＬ２００出力の開ループ変調を導入するためにコンバイナ２５０への第２の入力を駆動するスケーラ２６２を駆動する。スケーラ２６２は、ＤＣＯ２１０の利得を補償するように構成できる。しかしながら、スケーラ２６２の値は、ＤＣＯ２１０の利得に関係する必要がなく、所望の変調を与えるために２点変調器２６０の出力と連携して動作する利得を与えるように構成できる。
【００４２】
図３Ａは、符号生成器３２０に結合された位相周波数検出器２３２の一実施形態の簡略機能ブロック図である。位相周波数検出器２３２は、たとえば、図２のＡＤＰＬＬの位相周波数検出器とすることができる。符号生成器３２０からの符号ビット出力は、たとえば、位相周波数検出器２３２への分周器入力が基準発振器からの基準クロックより進んでいるか遅れているかを示すことができる。
【００４３】
位相周波数検出器２３２はＵＰ／ＤＯＷＮカウンタコントローラとして実装できる。ＵＰ出力およびＤＯＷＮ出力を使用してＵＰ／ＤＯＷＮカウンタへの対応する入力を駆動することができるが、今後これらの名前を使用する。本明細書でＰＤＣの一部として説明する時間デジタル変換器はＵＰカウントおよびＤＯＷＮカウントを利用しないが、ＰＦＤ２３２の出力をＵＰ出力信号およびＤＯＷＮ出力信号と呼ぶことは、ＵＰ／ＤＯＷＮカウンタを使用した実装形態との比較を可能にするために有用なことがある。もちろん、ラベルＵＰおよびＤＯＷＮは任意であり、ＰＦＤ２３２出力は第１の出力および第２の出力として、または何らかの他の識別名によってラベル付けすることができる。
【００４４】
ＰＦＤ２３２は、Ｄ入力の各々に結合された高入力値Ｖｄｄを有する、２つのＤフリップフロップ（ＤＦＦ）３１２および３１４を含む。２つのＤＦＦ３１２および３１４は、ともに立上りエッジでトリガされるものとして説明するが、立上りエッジと立下りエッジとの任意の組合せによるトリガを利用するように再構成することができる。
【００４５】
ＰＦＤ２３２は、第１のＤＦＦ３１２へのクロック入力において、ＤＣＯ、ＮＤＩＶに結合された分周器からの分周信号を受信する。第１のＤＦＦ３１２は、ＮＤＩＶ信号の立上りエッジにおいてアクティブハイＤＯＷＮ信号を出力するように、Ｑ出力へのＶｄｄ値をクロック制御する。同様に、第２のＤＦＦ３１４は、クロック入力において基準クロック、ＦＲＥＦを受信し、ＦＲＥＦ信号の立上りエッジにおいてアクティブハイＵＰ信号を出力するように、Ｑ出力へのＶｄｄ値をクロック制御する。
【００４６】
２入力ＡＮＤゲート３１８は、第１のＤＦＦ３１２からのＱ出力に結合された第１の入力と、第２のＤＦＦ３１４からのＱ出力に結合された第２の入力とを有する。ＡＮＤゲート３１８の出力は第１のＤＦＦ３１２および第２のＤＦＦ３１４のリセット入力に結合される。ＡＮＤゲート３１８は、各ＵＰ／ＤＯＷＮペアの後にＤＦＦ３１２および３１４の両方をリセットするように動作する。
【００４７】
符号生成器３２０は、ＰＦＤ２３２からのＵＰ出力およびＤＯＷＮ出力、ならびにＦＲＥＦ信号に対して動作する。しかしながら、符号生成器３２０は、ＮＤＩＶ信号を使用するように動作するように再構成することもできる。
【００４８】
符号生成器３２０からの出力は、ＵＰまたはＤＯＷＮのどちらの入力が符号生成器３２０に最初に到着したかを示す。ＰＦＤ２３２からのＤＯＷＮ出力は第１の符号ＤＦＦ３２２のＤ入力に結合され、ＰＦＤ２３２からのＵＰ出力は第１の符号ＤＦＦ３２２のクロックに結合される。ＰＦＤ２３２からのＤＯＷＮ出力は、現在のＵＰ／ＤＯＷＮペアの符号を示すためにＵＰ信号の立上りエッジによってサンプリングされる。
【００４９】
ＵＰ／ＤＯＷＮペアの符号は、基準クロックＦＲＥＦによってクロック制御される第２の符号フリップフロップ３２４によって読み取られる。第２の符号ＤＦＦ３２４からのＱ出力はシステムの符号出力を示す。「符号」出力は、前のＦＲＥＦエッジが含まれていたＵＰ／ＤＯＷＮペアの符号を示す。「ＤＯＷＮ」をサンプリングするために「ＵＰ」を使用する理由は、「ＵＰ」エッジはＦＲＥＦエッジごとにあるが、「ＤＯＷＮ」信号にはそのような予測可能性がないことである。ＵＰ／ＤＯＷＮペアの持続時間が１つのＦＲＥＦ期間よりも長い場合、ＦＲＥＦエッジごとに「ＵＰ」エッジが存在しない。しかし、この状況では、広い位相差に属するＦＲＥＦ期間ごとの符号は、現在の位相差の始めと同じである。したがって、第１の符号ＤＦＦ３２２の出力は、第２の符号ＤＦＦ３２４によってＦＲＥＦエッジごとに読み取られる正しい符号となる。
【００５０】
図３Ｂは、位相周波数検出器に依拠せず、代わりに、位相デジタル変換器への２つの入力ＦＲＥＦおよびＮＤＩＶから直接符号を判断する符号生成器３２０の代替実施形態である。
【００５１】
図３Ｂの符号生成器３２０の実施形態は、Ｄフリップフロップ（ＤＦＦ）３３０とＯＲゲート３３２とを含む。基準クロック信号ＦＲＥＦはＤＦＦ３３０へのＤ入力に結合される。ＤＣＯに結合された分周器からの分周信号（ＮＤＩＶ）はＤＦＦ３３０の反転Ｄ入力（／Ｄ）に結合される。ＤＦＦ３３０の出力は符号を示す。
【００５２】
基準クロック信号、ＦＲＥＦは論理ＯＲゲート３３２の第１の入力にも結合される。分周信号、ＮＤＩＶは論理ＯＲゲート３３２の第２の入力に結合される。ＯＲゲート３３２からの出力はＤＦＦ３３０のクロック入力に結合される。したがって、ＦＲＥＦ信号またはＮＤＩＶ信号のうちの先にきたほうがＤＦＦ３３０をクロック制御する。ＤＦＦ３３０への入力は、クロックエッジにおける位相が符号を示す、差動入力信号として効果的に動作する。
【００５３】
図４Ａは、時間デジタル変換器４００の絶対値変換器部分の一実施形態の簡略機能ブロック図である。絶対値変換器部分４００は、図２の位相デジタル変換器などの位相デジタル変換器を実装するために、図３Ａの符号生成器およびＰＦＤとともに使用できる。時間デジタル変換器の絶対値変換器部分４００は、電流要件が低く、しかも高い位相解像度を実現するＡＤＰＬＬの実装を可能にするために、たとえば、図２のＰＤＣ内に実装できる。
【００５４】
絶対値変換器部分４００は対称的処理経路を含み、第１の処理経路はＰＦＤからのＵＰ信号によってトリガされ、第２の処理経路はＰＦＤからのＤＯＷＮ信号によってトリガされる。第１の処理経路または第２の処理経路の一方からの結果が、選択処理に基づいて絶対値に選択される。
【００５５】
第１の処理経路は、処理経路を初期化するために使用される第１の制御マルチプレクサ４１０−１を含む。第１の処理経路は、ＵＰ信号または所定の信号の一方を処理経路に選択的に結合するフラッシュマルチプレクサ４１２−１を含む。図４Ａの実施形態では、フラッシュマルチプレクサ４１２−１は、処理経路が既知の状態で開始するように処理経路の前の内容をフラッシングするために、ローまたはゼロ値を処理経路に選択的に結合する。時間デジタル変換中に、フラッシュマルチプレクサ４１２−１はＵＰ信号を処理経路に結合する。
【００５６】
フラッシュマルチプレクサ４１２−１からの出力は、処理経路における遅延全体を通過したパルスを選択的にフィードバックするように動作するフィードバック制御マルチプレクサ４１４−１の入力に結合される。フィードバック制御マルチプレクサ４１４−１は、最初にフラッシュマルチプレクサ４１２−１出力を選択し、時間デジタル変換がまだ完了していない場合はフィードバックパルスを選択する。
【００５７】
制御マルチプレクサ４１０−１からの出力はパルス生成器４２０−１の制御入力に結合される。パルス生成器４２０−１の出力は、パルス生成器４２０−１からのパルス出力の立上りエッジと立下りエッジとのタイミングを実質的に整合させるように動作するエッジアライナ４３０−１に結合される。
【００５８】
エッジアライナ４３０−１は、遅延線４４０−１に結合される差動出力を生成するものとして示されている。遅延線４４０−１は、パルス生成器４２０−１によって出力され、エッジアライナ４３０−１において整合されたパルス信号に、所定の固定遅延を導入する。
【００５９】
遅延線４４０−１はタップ付き遅延線として構成でき、タップ付き遅延線の各タップは第１の経路選択マルチプレクサ４５０に結合できる。第１の経路選択マルチプレクサ４５０は、第１の処理経路または第２の処理経路の一方の差動タップ付き遅延線のタップ値をフェッチレジスタ４６０に選択的にルーティングする。フェッチレジスタ４６０の出力は遅延線を通した部分遅延を表す。
【００６０】
遅延線４４０−１は、シングルエンド遅延パルス信号を出力するように構成できる。遅延線４４０−１からのシングルエンド出力は、フィードバック制御マルチプレクサ４１４−１の第２の入力にルーティングされるフィードバックパルスを表す。
【００６１】
遅延線４４０−１からのシングルエンド出力はまた、第１の処理経路または第２の処理経路の一方をカウンタイネーブルマルチプレクサ４５４の入力に選択的にルーティングする第２の経路選択マルチプレクサ４５２に結合される。カウンタイネーブルマルチプレクサ４５４は、遅延線を通したパルスの完全遅延遷移の数をカウントするように動作するカウンタ４７０へのイネーブル信号を出力する。
【００６２】
第２の処理経路は、第１の処理経路と実質的に同じに構成される。第２の制御マルチプレクサ４１０−２は、ＤＯＷＮ信号を受信するためにＰＦＤに結合された１つの入力と、ロー論理レベルを受信するように構成された第２の入力とを有する第２のフラッシュマルチプレクサ４１２−２を含む。第２のフラッシュマルチプレクサ４１２−２の出力は、第２のフラッシュマルチプレクサ４１４−２からの出力または遅延パルス信号をその出力に選択的に結合する第２のフィードバック制御マルチプレクサ４１４−２に結合される。
【００６３】
第２のフィードバック制御マルチプレクサ４１４−２からの出力は第２のパルス生成器４２０−２のトリガ入力に結合される。第２のパルス生成器４２０−２からのパルス出力は第２のエッジアライナ４３０−２に結合される。第２のエッジアライナ４３０−２の出力は第２の遅延線４４０−２に結合される。
【００６４】
第２の遅延線４４０−２からのシングルエンド出力は第２のフィードバック制御マルチプレクサ４１４−２にフィードバックされる。第２の遅延線４４０−２中のタップは第１の経路選択マルチプレクサ４５０の第２の入力に結合される。同様に、シングルエンド遅延パルスは第２の経路選択マルチプレクサ４５２の第２の入力に結合される。
【００６５】
ＵＰとＤＯＷＮの両方が、ＵＰ−ＤＯＷＮペアの終了を示すハイになった後で、フラッシュ信号がしばらくの間ローになり、遅延線にゼロが入ることが可能になる。この動作は、遅延線をクリアし、次の測定のために遅延線をリセットする。
【００６６】
フィードバック制御「ＦＢ−Ｕ＿ｃｔｒｌ」は入力「ＵＰ」の回路の分岐用であり、「ＦＢ−Ｄ＿ｃｔｒｌ」は入力「ＤＯＷＮ」の回路の分岐用である。ＵＰまたはＤＯＷＮのどちらの入力が最初にきても、そのフィードバック制御信号はハイになり、パルスリサイクルが可能になる。フィードバック制御信号は、ＵＰ−ＤＯＷＮペアが完了するとローになる。
【００６７】
第１の経路選択マルチプレクサ４５０の制御入力におけるＳｅｌ信号は、どちらの遅延線が読み取られるかを制御する。ＵＰがＤＯＷＮより先にきた場合は、ＵＰ入力の遅延線の出力がフェッチレジスタ４６０に接続され、ＤＯＷＮがＵＰに先行する場合は、ＤＯＷＮ入力の遅延線の出力が接続される。
【００６８】
ＵＰがＤＯＷＮに先行する場合、Ｓｅｌ＿１制御信号は、それが制御する第２の経路選択マルチプレクサ４５２をＦＢ−Ｕが通過できるようにし、ＤＯＷＮがＵＰに先行する場合はＦＢ−Ｄが通過できるようにする。
【００６９】
Ｓｅｌ＿２信号は、ＵＰまたはＤＯＷＮのうちの先にきたほう｜ＵＰ−ＤＯＷＮ｜によってトリガされるスタート信号でハイになり、選択された遅延パルスがカウンタ４７０に入ることが可能になる。Ｓｅｌ＿２信号はローになり、したがってパルスを阻止し、その立上りエッジはＵＰ−ＤＯＷＮペアの終了を意味する。したがって、ある意味で、必要なときにカウンタ４７０が使用可能になる。
【００７０】
動作中、第１の処理経路および第２の処理経路の両方がＰＦＣからのそれぞれのＵＰ信号およびＤＯＷＮ信号によってトリガされる。各処理経路におけるトリガ信号はパルス生成器をトリガする。パルス生成器からのパルスはタップ付き遅延線に結合される。タップ付き遅延線からの出力は、遅延パルスがパルス生成器を再トリガするように動作するように、パルス生成器のトリガ入力にフィードバックされる。遅延線を通したパルスの各完全遷移はカウンタを増分する。変換期間の終了時に、総遅延は、タップ付き遅延線のタップを考察することによって判断できる、カウンタの値と遅延線の遅延との積と、遅延線を通したパルスの部分遷移との和であると判断できる。選択器コントローラは、カウンタおよびタップ付き遅延レジスタが第１の処理経路からの値を記憶するか、第２の処理経路からの値を記憶するかを判断する。
【００７１】
ＴＤＣ４００では、ＵＰ−ＤＯＷＮペアが開始する前に、「フラッシュ」制御信号および「フィードバック」制御信号は、それらが制御するマルチプレクサが、遅延線４４０−１および４４０−２の内容をフラッシングし、カウンタ４７０をリセットするために「ＵＰ」入力および「ＤＯＷＮ」入力を通過させるように制御される。
【００７２】
「ＵＰ」および「ＤＯＷＮ」の立上りエッジに応答して、対応するパルス生成器（ＰＧ）４２０−１および４２０−２は、ＵＰハイまたはＤＯＷＮハイの期間とは無関係に、固定持続時間のパルスを生成する。次いで、このパルスは、その出力において、立上りエッジおよび立下りエッジを時間整合させるそれぞれのエッジアライナ（ＥＡ）４３０−１および４３０−２を通過する。立上りエッジおよび立下りエッジは位相差測定のために差動遅延線内で利用される。エッジ整合の後、パルスは絶対値測定のために遅延線４４０−１または４４０−２に入る。
【００７３】
ＵＰまたはＤＯＷＮのどちらの入力が最初にきても、立上りエッジがフィードバックマルチプレクサ４１４−１または４１４−２を通過した後で、その対応するフィードバック制御信号はハイになる。しかしながら、後に到着した入力に対応するフィードバック制御信号は、その立上りエッジが到着した後もローのままである。このように、位相差が遅延線時間長よりも大きい場合、最初に到着したパルスのみが遅延線を通過し、ループバックすることが許される。後に到着したパルスＵＰまたはＤＯＷＮは、立上り信号の遅延線を読み取るために使用され、したがってループバックすることが許される必要はない。
【００７４】
最初に到着した入力の遅延線４４０−１または４４０−２のパルス出力は、「Ｓｅｌ＿１」および「Ｓｅｌ＿２」によって制御されるマルチプレクサ４５２および４５４を通してカウンタ４７０の入力に接続される。位相差が全遅延線持続時間を超える場合、遅延線４４０−１または４４０−２からきた遅延パルスは、そのカウントを増分するカウンタ４７０に入る。この遅延パルスはまた、ループバックして、再びそのそれぞれの遅延線４４０−１または４４０−２を通過する。図４Ａの実施形態では、遅延パルスはパルス生成器を再トリガする。このサイクルは、第２のＵＰ入力またはＤＯＷＮ入力が到着するまで反復する。第２の入力は現在のＵＰ−ＤＯＷＮペアの終了を意味し、制御信号「Ｓｅｌ＿２」がローになり、カウンタの入力を阻止する。この時点で、関係する遅延線も、後に到着した入力によって読み取ることができ、その状態は遅延線中のフリップフロップまたは他のレジスタに記憶される。
【００７５】
次のＵＰ−ＤＯＷＮペアが開始すると、カウンタの読みはフリップフロップの中間層に記憶され、そこから後続のＦＲＥＦエッジにおいて読み取られる。「Ｓｅｌ」制御信号は、選択された遅延線出力（フリップフロップ出力）をフェッチレジスタ４６０に接続する。フェッチレジスタ４６０は、たとえば、遅延線出力を読み取るＦＲＥＦによってクロック制御されるフリップフロップのグループとすることができる。したがって、ＦＲＥＦエッジごとに、ＴＤＣ４００の出力Ｃ＜０：４＞およびＤ＜０：４７＞が更新される。
【００７６】
選択コントローラ４８０は、ＵＰ、ＤＯＷＮ、およびＦＲＥＦ信号に基づいて様々な制御信号を生成するように構成された１つまたは複数のモジュールとして実装できる。図１１〜図１５は、選択コントローラ２８０内のモジュールのいくつかの例を含む。
【００７７】
図４Ｂは、図２のＡＤＰＬＬにおいて使用できるような、位相デジタル変換器２３０の代替実施形態の簡略機能ブロック図である。図４Ｂの位相デジタル変換器２３０の実施形態は図４Ａの絶対値変換器４００と同様である。ただし、図４Ｂの位相周波数変換器２３０は、位相周波数変換器の必要なしに、および対称処理経路の必要なしに、実質的に位相デジタル変換プロセス全体を実行するように構成できる。第１の信号処理経路は、第２の処理経路によって定義される時間期間中の位相差のデジタル値を判断する要素を含む。
【００７８】
図４Ｂの位相周波数変換器２３０のいくつかの部分は明快のために省略されている。たとえば、遅延線４４０をフラッシングするためのハードウェアは省略されているが、図４Ａに示すハードウェアと同様とすることができる。同様に、遅延線４４０のステータスを読み取ることに関連するハードウェアはブロック図から省略されているが、図４Ａの絶対値変換器の図示の構成と実質的に同様とすることができる。
【００７９】
図４Ｂの位相デジタル変換器（ＰＤＣ）２３０は、単一の遅延経路とフィードバック経路とを含む。ＰＤＣ２３０は、図４Ａに示す変換器とほとんど同じ方法でデジタル値を判断するが、対称経路を使用しない。カウンタ４７０は、遅延線を通したパルスの完全遷移の数を示すカウント値を記憶し、遅延線値から読み取られる値は、遅延線４４０を通したパルスの遷移の部分を示す。
【００８０】
ＰＤＣ２３０は、それぞれ基準クロックと分周信号とを遅延させるように動作する第１の固定遅延４９０−１と第２の固定遅延４９０−２とを含む。固定遅延４９０−１および４９０−２は、２つの信号処理経路を通した信号の選択を制御するために使用される符号値の処理を可能にするわずかな遅延を導入するために使用される。固定遅延４９０−１および４９０−２からの出力は、第１の経路選択マルチプレクサ４１６−１の入力および第２の経路選択マルチプレクサ４１６−２の入力に結合される。
【００８１】
第１の処理経路は第１の経路選択マルチプレクサ４１６−１を含む。第１の経路選択マルチプレクサ４１６−１の出力は、基準クロックから発生したか分周信号から発生したかにかかわらず、実質的に最初に到着した信号の遷移である。第１の経路選択マルチプレクサ４１６−１からの出力は第１のパルス生成器４２０−１の入力に結合される。第１のパルス生成器４２０−１の出力は、遅延線４４０からの出力に対応する、パルス生成器出力または遅延パルス出力の一方を選択するように構成されたループマルチプレクサ４９２の第１の入力に結合される。
【００８２】
ループマルチプレクサ４９２の出力は遅延線４４０に結合される。遅延線４４０は遅延パルス出力をカウンタ４７０の入力に結合する。遅延線４４０からの各パルス出力はカウンタ４７０中のカウント値を増分する。遅延線４４０は遅延パルス出力をループマルチプレクサ４９２の第２の入力に結合する。
【００８３】
ループマルチプレクサ４９２は、各ＰＤＣ変換サイクルの開始時に第１のパルス生成器４２０−１出力を選択するように最初に構成される。ループマルチプレクサ４９２を通した初期パルス遷移に続いて、ループマルチプレクサ４９２によって選択された入力を制御するループ制御信号は、第２のフィードバック入力を選択するようにループマルチプレクサ４９２を制御する。ループマルチプレクサ４９２は、第２の処理経路によって示される変換サイクルの終了まで、フィードバック入力を選択し続ける。
【００８４】
第２の経路選択マルチプレクサ４１６−２への入力は第１の経路選択マルチプレクサ４１６−１への入力に対して反転されている。マルチプレクサ４１６−１および４１６−２の両方の信号選択制御は符号信号に結合される。したがって、第２の処理経路中の第２の経路選択マルチプレクサ４１６−２は、第２の到着信号を選択するように動作する。
【００８５】
第２の経路選択マルチプレクサ４１６−２からの出力は第２のパルス生成器４２０−２の入力に結合される。第２のパルス生成器４２０−２の出力は変換制御マルチプレクサ４９４の第１の入力に結合される。変換制御マルチプレクサ４９４の出力は、遅延線４４０の読取り入力、ならびにカウンタ４７０のクロック入力またはレジスタ入力に結合される。
【００８６】
変換制御マルチプレクサ４９４の出力のローからハイへの遷移は、変換サイクルの終了を示す変換終了信号であり、レジスタへのタップ付き遅延線値をクロック制御するように、およびレジスタへのカウンタ４７０の値をクロック制御するように動作することができる。
【００８７】
変換制御マルチプレクサ４９４は、各ＰＤＣ変換サイクルの開始時に、ローまたはゼロ値などの所定の値を選択するように最初に構成される。変換制御マルチプレクサ４９４は、ループ制御信号に基づいて、第１の処理経路におけるパルス生成器出力が遅延線４４０に入ると、第２のパルス生成器４２０−２からの出力を選択するように動作する。第２のパルス生成器４２０−２および変換制御マルチプレクサ４９４の使用はまた、制御信号が受けた伝搬遅延を第１の信号処理経路における最初の信号の伝搬遅延に一致させるのを助ける。
【００８８】
変換サイクルの終了時に、位相差のデジタル値は、カウンタ値とタップ付き遅延線４４０からの値とによって与えられる。カウンタ値は、遅延線を通したパルスの完全遷移の数を示し、タップ付き遅延線４４０からの値は、遅延線４４０を通したパルスの部分遷移を示す。
【００８９】
図５は、図４ＡのＴＤＣまたは図４ＢのＰＤＣにおいて使用できるパルス生成器４２０の一実施形態の簡略機能ブロック図である。パルス生成器４２０は、その入力において立上りエッジに応答して固定幅のパルスを生成するように構成される。パルスの幅は、遅延線の全遅延よりも小さい、ほとんどどんな幅にも構成できる。図５のパルス生成器４２０は、１５０ｐｓのオーダーの狭いパルス幅を与えるように構成される。他のパルス生成器構成は、３７０ｐｓのオーダーまたは何らかの他の継続時間のパルス幅を与えるように構成できる。
【００９０】
パルス生成器４２０は、パルス生成器４２０入力に結合された入力を有する第１のインバータ５１０を含む。ｐ型ＦＥＴ５２０のソースおよびｎ型ＦＥＴ５４０のソースはまたパルス生成器４２０入力に結合される。
【００９１】
第１のインバータ５１０からの出力は第２のインバータ５１２の入力に結合される。第１のインバータ５１０からの出力はまたｎ型ＦＥＴ５４０のゲートに結合される。第２のインバータ５１２からの出力は、ｐ型ＦＥＴ５２０のゲートと、そのソースが接地または電圧復帰に結合されたプルダウンＦＥＴ５３０のゲートとに結合される。ｐ型ＦＥＴ５２０、ｎ型ＦＥＴ５４０、およびプルダウンＦＥＴ５３０のドレインは、共通接続を共有し、パルス生成器４２０の出力に共通である。
【００９２】
最初のロー状態から開始し、ｐ型ＦＥＴ５２０は導通せず、プルダウンＦＥＴ５３０は導通せず、ｎ型ＦＥＴ５４０は導通し、それによってロー入力状態を出力に結合し、補強する。
【００９３】
入力信号の立上りエッジにおいて、第１のインバータ５１０は、伝搬遅延後にその出力をロー状態に遷移する。これはｎ型ＦＥＴ５４０上に否定ゲートソース電位を生成し、それによってｎ型ＦＥＴ５４０をハイインピーダンス状態に遷移する。
【００９４】
ｐ型ＦＥＴ５２０は、第２のインバータ５１２を通して伝搬する信号より前に否定ゲートソース電位に遭遇する。この時間期間中に、ｐ型ＦＥＴ５２０が導通し、ハイ入力レベルを出力に結合する。
【００９５】
第１のインバータ５１０のロー状態への遷移は、伝搬遅延後に第２のインバータ５１２の出力をハイ状態に遷移させる。第２のインバータ５１２の出力がハイに遷移すると、ｐ型ＦＥＴ５２０のゲートの電圧が上がり、それによってｐ型ＦＥＴ５２０の導通を切断する。第２のインバータ５１２の出力のハイ状態への遷移はまた、プルダウンＦＥＴ５３０を導通させ、それによって出力をプルダウンし、浮動出力を防ぐために出力から接地への経路を与える。
【００９６】
入力におけるハイ状態からロー状態への遷移は、パルス生成器４２０の出力における状態の変化を引き起こさず、プルダウンＦＥＴ５３０をハイインピーダンス状態に遷移させる。しかしながら、ｎ型ＦＥＴは導通状態に遷移し、それによってパルス生成器４２０出力のためのプルダウン経路を与える。
【００９７】
図６は、タップ付き遅延線６００の部分の一実施形態の簡略機能ブロック図である。タップ付き遅延線６００の部分は、たとえば、図４ＡのＴＤＣにおける遅延線の部分とすることができる。
【００９８】
遅延線６００は、３つの入力で構成できる。入力の２つは、遅延要素のチェーンに結合された差動入力に対応する。第３の入力は、その到着時に遅延チェーンの状態をラッチする「読取り」信号を受信する。遅延要素の状態は、後でフェッチレジスタブロックに読み取るか、またはさもなければＦＲＥＦエッジにおいてフェッチレジスタブロックにラッチすることができる。
【００９９】
図６の遅延線６００は、６５ｎｍ ＣＭＯＳプロセスにおいて入手できる最小論理レベル再生遅延とほぼ同じであり、これは実質的にネイティブインバータの伝搬遅延と同じである２２ｐｓの分解能を有する。この遅延分解能は、通常２つのインバータからなる、バッファを通した最小遅延の実質的に半分である。遅延要素としてバッファの代わりにインバータを使用することによる解像度改善が可能であるためには、その偶数と奇数の特性を一致させること、すなわち立上り時間と立下り時間とを同じにすることが必要である。
【０１００】
遅延チェーン６１０は、直列に構成された平衡インバータ、たとえば６１２ａ、６１２ｂを使用して実装される。遅延チェーン６１０は、２つの並列インバータチェーンを使用して実装される。インバータチェーンは、非常に狭い（〜２ｐｓ）平衡準安定ウィンドウをもつ、差動フリップフロップ、たとえば６６２−ｋによって、交互に読み取られる。奇数のインバータに続くｋ番目のＤフリップフロップ６６２−ｋは、第１のインバータチェーンに結合されたそのＤ入力と、第２の並列インバータチェーン上の対応するポイントに結合されたそのＤ−入力とを有する。（ｋ＋１）Ｄフリップフロップ６６２−（ｋ＋１）は、（ｋ＋１）インバータに続く第２の並列インバータチェーンに結合されたそのＤ入力、６１２−（ｋ＋１）と、（ｋ＋１）インバータに続く第１のインバータチェーンに結合されたそのＤ−入力、６１３−（ｋ＋１）とを有する。このようにして、各Ｄフリップフロップ、たとえば６６２−ｋ、６６２−（ｋ＋１）、６６２−（ｋ＋２）からのレジスタ出力は、同じ極性を有し、各遅延要素に続く遅延線６１０をタップする。
【０１０１】
遅延線６１０は、４８の要素（２つの並列遅延チェーン上の合計９６のインバータ）、したがってほぼ１ｎｓの公称時間期間で構成できる。２つのそのような遅延線６１０はＰＤＣによって採用される。一方の遅延線では、ＵＰ信号によってトリガされたパルスが遅延チェーンを通過し、ＤＯＷＮ信号フリップフロップをクロック制御し、その到着時に遅延チェーン状態を読み取るが、他方の遅延線では、ＤＯＷＮ信号によってトリガされたパルスが遅延チェーンを通過し、ＵＰ信号がフリップフロップ、たとえば６６２をクロック制御する。
【０１０２】
選択コントローラは、ＵＰ信号とＤＯＷＮ信号のどちらが最初に到着したかを判断し、関係する遅延がフリップフロップから読み取られる関係する遅延線を制御する。遅延線によって「ＵＰ」信号および「ＤＯＷＮ」信号に提示される負荷は符号に依存しない。したがって、「ＵＰ」遅延線および「ＤＯＷＮ」遅延線６１０のための別段の同じ経路における非理想性による時間不一致は、出力において単純な時間オフセットのように見え、これは、おそらく位相ロックに影響を及ぼさない。
【０１０３】
しかしながら、ただ１つの遅延線が使用され、それらの到着順序に応じて「ＵＰ」パルスおよび「ＤＯＷＮ」パルスが単一の遅延チェーン６１０にルーティングされる場合、遅延線入力を判断する符号依存ルーティング後の非理想性による時間不一致は非線形性に変わる。符号依存ルーティング後の不一致は、伝達関数を、原点におけるジャンプまたはオフセットとして表される非線形性を有する伝達関数に変更する。
【０１０４】
図７は、図３ＡのＴＤＣにおいて使用されるエッジアライナなど、エッジアライナ４３０の一実施形態の簡略機能ブロック図である。
【０１０５】
エッジアライナ４３０は、遷移時間の差が小さい（〜３０ｐｓ）立上りエッジと立下りエッジとを有する差動信号を取得し、立上りエッジと立下りエッジとが整合されたエッジ整合出力を与える。
【０１０６】
エッジアライナ４３０は並列インバータ経路を含み、立上り遅延と立下り遅延とを等化するために特定のインバータ出力の後に信号の相互結合が行われる。各インバータチェーンにおいて使用されるインバータのサイズは、エッジアライナ４３０の出力が、大きい負荷を提示するバッファを駆動できるように、チェーンに沿って徐々に増大させることができる。図７の実施形態では、長方形で囲まれた部分は、エッジ整合の作業を行うユニットである。より良い結果を得るために、２つのそのようなブロックが使用されている。第２のエッジ整合ブロックは、チェーンに沿って駆動機能を増大させるために、より大きいトランジスタを有することができる。
【０１０７】
図８は、カウンタ８００の一実施形態の簡略機能ブロック図である。カウンタ８００は、５ビットカウンタとして構成され、フリップフロップ８１０−１〜８１０−５の直列構成を含む。各フリップフロップ、たとえば８１０−１は、その反転出力をＤ入力に戻す。さらに、各フリップフロップ、たとえば８１０−１からの出力は次のフリップフロップをクロック制御し、たとえば、ＤＦＦ８１０−１からの出力はＤＦＦ８１０−２をクロック制御する。
【０１０８】
クリア制御信号は、次のカウントサイクルが開始する前にカウンタ８００をリセットする。図９に示す代替実施形態では、クリア制御信号は、カウンタ４７０の出力がフリップフロップの別の層に記憶された後に発生する。カウントサイクルの開始は、ＮＤＩＶエッジによってトリガできるので、ＦＲＥＦエッジとは無関係である。その場合、カウンタ値が失われるのを防ぐために、新しいサイクルが開始する前に前のカウンタ出力を記憶しなければならない。したがって、カウンタ８００の読みは、次のサイクルが開始する前に、フリップフロップ（図示せず）に記憶され、後続のＦＲＥＦエッジにおいてフリップフロップの別の層によって読み取られる。
【０１０９】
図９は、フリップフロップの複数の層を有するカウンタ４７０の代替実施形態の簡略機能ブロック図であり、図４ＡのＴＤＣにおいてカウンタとして使用できる。
【０１１０】
新しいＵＰ−ＤＯＷＮペアが開始すると、「Ｃｏｕｎｔｅｒ＿ｃｌｅａｒ」におけるパルスが続き、これがフリップフロップ９１０−１〜９１０−５の第１の層にカウンタ出力を記憶し、カウンタ８００をクリアする。後でＦＲＥＦエッジが到着した後、この層のフリップフロップ、９１０−１〜９１０−５からの出力はフリップフロップ９２０−１〜９２０−５の第２の層に記憶される。フリップフロップ９２０−１〜９２０−５の第２の層は、基準クロックＦＲＥＦの遅延バージョンとすることができるＤＸＯによってクロック制御される。たとえば、遅延基準クロックＤＸＯは、３フリップフロップクロック対Ｑ遅延だけＦＲＥＦを遅延させることによって実装できる。
【０１１１】
遅延クロックを使用することは、ＵＰ−ＤＯＷＮペアがＦＲＥＦで開始する状況に対処するために好ましい。「Ｃｏｕｎｔｅｒ＿ｃｌｅａｒ」におけるパルスがこのＦＲＥＦエッジに続き、フリップフロップ９１０−１〜９１０−５の第１の層において出力された信号は古く、ＦＲＥＦエッジにおいて更新された値でない可能性がある。
【０１１２】
図１０は、各ＴＤＣ変換動作より前にカウンタをクリアする際に使用するカウンタクリア生成器１０００の一実施形態の簡略図である。カウンタクリア生成器１０００は、第１のバッファ１０１２を有する第１のＤフリップフロップ１０１０を含み、バッファ１０１２の入力は第１のＤフリップフロップ１０１０のＱ出力に結合され、バッファ１０１２の出力は第１のＤフリップフロップ１０１０のリセット入力に結合される。Ｄ入力はハイに引き上げられる。クロック入力は基準発振器ＦＲＥＦに結合される。したがって、第１のＤフリップフロップ１０１０は、ＦＲＥＦの各立上りエッジにおいてパルスを生成するように構成される。
【０１１３】
第１のＤフリップフロップ１０１０からのＱ出力はまた第２のＤフリップフロップ１０２０のクロック入力に結合される。第２のＤフリップフロップ１０２０のＤ入力はＰＦＤからのＵＰ信号を受信する。第２のＤフリップフロップ１０２０のＱ出力は第２のバッファ１０２２の入力に接続される。第２のバッファ１０２２の出力は第２のＤフリップフロップ１０２０のリセット入力に接続される。
【０１１４】
第１のＯＲゲートが、その入力においてＵＰ信号とＤＯＷＮ信号とを受信し、その２つの信号の論理ＯＲを出力する。第１のＯＲゲート１０３０の出力は第１のパルス生成器１０４２をトリガし、第１のパルス生成器１０４２の出力は第２のＯＲゲート１０５０の入力に結合される。
【０１１５】
第２のＤフリップフロップ１０２０のＱ出力は第２のパルス生成器１０４４をトリガし、第２のパルス生成器１０４４の出力は第２のＯＲゲート１０５０の第２の入力に結合される。第２のＯＲゲートの出力はカウンタクリア信号である。
【０１１６】
カウンタクリア生成器１０００は、あらゆるＵＰ−ＤＯＷＮペアの開始の後にパルスを生成する。このペアがＵＰまたはＤＯＷＮにおける立上りエッジにより開始する場合、所要のパルスを生じるパルス生成器Ｐ１においてパルスが生成される。ただし、このＵＰ−ＤＯＷＮペアが前のＦＲＥＦサイクル中のアクティビティにより存在する場合、それに先行する第１のＯＲゲート１０３０の出力はすでにハイなので、Ｐ１においてパルスは生成されないであろう。Ｐ２において第２のパルス生成器１０４４からのパルスが生成されるのは、この場合である。この状況では、「ＵＰ」は前のＦＲＥＦエッジにおいてハイになり、それ以降ハイである。現在のＦＲＥＦエッジにおいて、「ＵＰ」はハイのはずである。第１のＤフリップフロップ１０１０の後続のＦＲＥＦエッジ出力がハイになり、次いで少し後にリセットされる（事実上その出力においてパルスが生成される）。このパルスは「ＵＰ」をサンプリングし、それがハイである場合、Ｐ２においておよび「Ｃｏｕｎｔｅｒ＿ｃｌｅａｒ」において第２のパルス生成器１０４４からパルスを生成する。「ＵＰ」をサンプリングする前に１クロック対Ｑ遅延だけＦＲＥＦエッジを遅延させる理由は、ＮＤＩＶがＦＲＥＦの前であるがそれに極めて近接して到着する状況においてパルス生成を回避するためである。この場合、ＦＲＥＦを遅延させることはＵＰがローになるための時間を与える。ただし、明らかにこの状況では（収集期間など）位相差が大きく、精度がまだ適用には十分なので、遅延がないＦＲＥＦを使用することで大きな誤差を生じない。
【０１１７】
図１１は、「Ｓｅｌ」制御信号生成器の一実施形態の簡略図である。ＤＯＷＮ信号は第１のＤフリップフロップＤＦＦ１、１１１０のＤ入力に結合され、ＵＰ信号はクロック入力に接続される。ＤＦＦ１ １１１０からのＱ出力は第２のＤフリップフロップＤＦＦ２、１１２０のＤ入力に結合される。インバータ１１３０は、基準クロックＦＲＥＦを反転させ、反転信号をＤＦＦ２ １１２０のクロック入力に結合する。
【０１１８】
Ｓｅｌ信号はＦＲＥＦの立下りエッジごとに更新される。したがって、Ｓｅｌ信号は、目的とされる、ＦＲＥＦエッジより、基準クロック期間ＴＲＥＦの半分前に利用可能である。信号は、半分のＴＲＥＦ継続時間がそれを過ぎるまで有効なままである。「ＵＰ」が「ＤＯＷＮ」に先行する場合、ＤＦＦ１ １１１０からの出力はＦＲＥＦエッジの後、数ピコ秒間ハイであり（「ＵＰ」とＦＲＥＦは同期される）、このイベントに続く立下りＦＲＥＦエッジは、次のＦＲＥＦエッジにおいて「Ｓｅｌ」として働くこの値をＤＦＦ２ １１２０にラッチする。
【０１１９】
図１２は、そのスタート信号およびストップ信号がＰＤＣ内のいくつかの他のモジュールによって使用されるスタート／ストップ生成器１２００の一実施形態の簡略図である。「ＵＰ」および「ＤＯＷＮ」から生成されるこれらの２つの信号は、様々な制御信号の生成のためにＴＤＣにおいて使用される。「スタート」における立上りエッジはＵＰ−ＤＯＷＮペアの開始を示し、「ストップ」における立上りエッジはペアの終了を示す。
【０１２０】
ＵＰ信号はＯＲゲート１２１０およびＡＮＤゲート１２２０の第１の入力に結合され、ＤＯＷＮ信号は同じゲートの第２の入力に結合される。ＯＲゲート１２１０からの出力はスタート信号を表し、ＡＮＤゲートの出力はストップ信号を表す。
【０１２１】
図１３Ａおよび図１３Ｂに、それぞれ制御マルチプレクサによって使用される、Ｓｅｌ＿１およびＳｅｌ＿２信号のための生成器１３００および１３５０を示す。２対１マルチプレクサのための２つの制御信号は、パルスがいつ、どの遅延線からカウンタに入ることができるかを判断する。「スタート」信号および「ストップ」信号は、これらの制御信号の生成において使用される。Ｓｅｌ＿１は、「ＵＰ」によってクロック制御された遅延線からの出力パルスがカウンタに入るべきか、「ＤＯＷＮ」によってクロック制御された遅延線からの出力パルスがカウンタに入るべきかを判断し、Ｓｅｌ＿２は、遅延線から来るパルスがカウンタに入るべきか、「０」がカウンタに入るべきかを判断する。
【０１２２】
Ｓｅｌ＿１生成器１３００は、そのＤ入力において／ＤＯＷＮを有し、ＵＰ信号によってクロック制御される、Ｄフリップフロップ１３１０の／Ｑ出力においてＳｅｌ＿１信号を生成する。バッファ１３３０をもつＤフリップフロップ１３２０は、パルス生成器として構成され、ストップ信号の立上りエッジにおいてＳｅｌ＿１Ｄフリップフロップ１３１０へのリセット信号を供給するために使用される。最初に、「スタート」信号の受信後、「Ｓｅｌ＿１」は、ＵＰがＤＯＷＮに先行する場合はローであり、ＤＯＷＮがＵＰに先行する場合はハイである。「ストップ」が到着すると、「Ｓｅｌ＿１」はハイになる。
【０１２３】
Ｓｅｌ＿２生成器１３５０は、スタート信号に基づいてＳｅｌ＿２信号を生成する。そのＤ入力をハイに引き上げられる第１のＤフリップフロップ１３６０は、スタート信号を使用して、スタート信号の立上りエッジにおいてＱ出力へのハイレベルをクロック制御する。第１のＤフリップフロップ１３６０のＱ出力は、そのＤ入力がハイに引き上げられた第２のＤフリップフロップ１３７０をクロック制御するために使用される。したがって、Ｓｅｌ＿２信号は、スタート信号によってトリガされ、２クロック対Ｑフリップフロップ遅延だけ遅延される。パルス生成器として構成された第３のＤフリップフロップおよびバッファ１３９０は、ストップ信号の立上りエッジにおいて第１のＤフリップフロップ１３６０および第２のＤフリップフロップ１３７０のリセット入力にパルスを出力する。したがって、Ｓｅｌ＿２は、「スタート」の立上りエッジとともにハイになり、立上り「ストップ」エッジとともにローになり、したがって遅延線出力パルスがカウンタに入るのを止める。
【０１２４】
図１４Ａおよび図１４Ｂに、フィードバック制御信号のための生成器１４００および１４５０を示す。これらのフィードバック制御信号は、遅延線パルス出力のそれぞれの遅延線の入力において別のパルスをトリガするために遅延線パルス出力をループバックすべきかどうかを判断する。最初に到着する入力信号「ＵＰ」または「ＤＯＷＮ」は、２番目の入力または「ストップ」信号が到着するまで、ループバックすることが可能である。ただし、２番目に到着する入力は、そのそれぞれの処理経路中の遅延パルスをループバックさせない。
【０１２５】
ＵＰフィードバック制御生成器１４００はＵＰフィードバック経路を制御するように動作する。「ＵＰ」が「ＤＯＷＮ」に先行する場合、ＤＦＦ１ １４１０の出力は、ＵＰ信号の立上りエッジに続いてハイになる。Ｓｅｌ＿２がハイである場合（スタート後に２クロック対Ｑ遅延が生じる）、ＵＰが通過する遅延線はフィードバックモードに入る。ＡＮＤゲート１４１２は、ＤＦＦ１ １４１０出力と「Ｓｅｌ＿２」との論理積を生成して、「Ｓｅｌ＿２」はスタート後ハイになり、これはＵＰ−ＤＯＷＮペアのスタートから約１ゲート遅延後にハイになるので、入力パルスがフィードバックマルチプレクサを通ってパルス生成器の入力に到るのに十分な時間が与えられた後でのみ、入力経路が切断されてフィードバック経路を形成することを保証するリセットフリップフロップＤＦＦ２ １４２０は、ストップ信号の到着の後にリセットパルスを生成するようにバッファ１４３０で構成される。
【０１２６】
ＤＯＷＮフィードバック制御生成器１４５０は、ＤＯＷＮフィードバック経路を制御するように動作し、ＵＰフィードバック制御生成器と実質的に同じように構成されるが、ＤＯＷＮ信号への接続とＵＰ信号への接続とが反転される。ＤＯＷＮがＵＰに先行する場合、ＤＦＦ３ １４６０の出力はＤＯＷＮ信号の立上りエッジに続いてハイになる。ＡＮＤゲート１４６２は、ＤＦＦ３ １４６０出力とＳｅｌ＿２との論理積を生成する。リセットフリップフロップＤＦＦ４ １４７０は、ストップ信号の到着の後にリセットパルスを生成するようにバッファ１４８０で構成される。
【０１２７】
図１５は、フラッシュ制御生成器１５００の一実施形態の簡略図である。ＰＤＣは、各ＵＰ−ＤＯＷＮペアの終了後、および入力信号が次のサイクルを開始する前に、パルスの両方の遅延線をフラッシングまたはさもなければクリーニングするように構成される。これは、フィードバック接続および入力接続を切断し、論理「０」を遅延線に注入し、入力を再接続する前に遅延チェーン時間長よりも長い継続時間にわたって待機することによって行われる。
【０１２８】
フラッシュ制御生成器１５００はＤフリップフロップ１５１０、１５２０、１５３０の直列接続を含み、その数は総遅延線遅延の継続時間に基づいて判断できる。すべてのＤ入力はハイに引き上げられる。チェーンにおける最初のＤフリップフロップ１５１０はストップ信号によってクロック制御される。第１のＤフリップフロップ１５１０からの出力は、フラッシュ制御信号を出力するインバータ１５４０を駆動する。各後続のＤフリップフロップ、たとえば１５２０および１５４３は、先行するＤフリップフロップからの出力によってクロック制御される。最後のＤフリップフロップ１５３０は、チェーンにおけるすべてのＤフリップフロップの状態をリセットするバッファ１５５０を駆動する。
【０１２９】
したがって、フリップフロップのチェーンは、ストップ信号に続いて１クロック対Ｑ遅延および１伝搬遅延後にハイに遷移する出力を与えるように構成される。フラッシュ制御信号は、バッファ１５５０の伝搬遅延によってさらに遅延される後続のＮクロック対Ｑ遅延をリセットする。
【０１３０】
「ストップ」が到着した後、両方のフィードバック制御信号はローになり、フィードバック経路を切断し、次いで「フラッシュ」もローに設定され、したがって入力接続を切断し、遅延線に「０」を注入する。「フラッシュ」は、入力接続を再確立した少し後に（約５クロック対Ｑ遅延）ハイになる。入力接続は、少しの間切断されるので、次のＵＰ−ＤＯＷＮペアがこの期間中にスタートすると失われる、すなわち、ブラインドゾーンが生じることになる。この設計では、フラッシュにより、ブラインドゾーンの継続時間は標準状態下で約１．５ｎｓである。ただし、「フラッシュ」は実際に「ストップ」が来た後に起こり、ＵＰ−ＤＯＷＮペアが終了した後は起こらないので、１つのＴＲＥＦ継続時間よりも長い位相差中にブラインドゾーンが生じないように留意することが重要である。
【０１３１】
図１６は、位相デジタル変換の方法１６００の一実施形態の簡略フローチャートである。方法１６００は、たとえば、図２のＡＤＰＬＬ中に示す位相デジタル変換器（ＰＤＣ）によって実装できる。
【０１３２】
方法１６００はブロック１６１０において開始し、ＰＤＣは、たとえば、電圧制御発振器からの分周信号とすることができる発振器信号を受信する。図２のＡＤＰＬＬの例では、ＰＤＣによって受信される発振器信号は、デジタル制御発振器からの分周信号である。
【０１３３】
ＰＤＣはブロック１６２０に進み、ＰＤＣは、たとえば水晶発振器信号とすることができる基準クロック信号を受信する。集積回路ＡＤＰＬＬの一実施形態では、オンチップ基準発振器とともに、集積回路の外部にある水晶を使用することができる。方法１６００はＰＤＣを発振器信号の受信の後に基準クロックを受信するものとして示すが、ＰＤＣは一般に両方の信号を同時に、直列でなく受信する。
【０１３４】
ＰＤＣは、ブロック１６３０に進み、発振器信号および基準クロックに基づいて位相周波数検出（ＰＤＣ）信号（１つまたは複数）を生成する。図２の実施形態では、ＰＦＤはＵＰ信号とＤＯＷＮ信号とを生成するが、用語「ＵＰ」および「ＤＯＷＮ」は２つの信号を区別しているにすぎず、機能的な説明ではない。
【０１３５】
ＰＤＣはブロック１６４０に進み、ＰＤＣ信号に基づいて時間デジタル変換を生成する。図２の実施形態では、ＴＤＣは、対称遅延線を使用して、位相差の符号と位相差の絶対値とを生成するように構成され、デジタル値は、１つの対称遅延線を通した１つまたは複数の部分パルス遷移と、遅延線を通した完全遷移の数とに基づく。
【０１３６】
ＰＤＣはブロック１６５０に進み、デジタル値を符号および絶対値として戻す。符号はＰＦＤ信号から判断され、絶対値はＰＦＤ信号とともに遅延線処理から判断される。
【０１３７】
図１７は、時間デジタル変換の方法１７００の一実施形態の簡略フローチャートである。本方法は、たとえば図２のＴＤＣによって実行でき、符号は図３Ａに示す方法で判断され、絶対値は図４Ａに示す方法で判断される。
【０１３８】
方法１７００はブロック１７１０において開始し、ＴＤＣがＰＦＤからの１つまたは複数の信号を受信する。図３Ａの実施形態では、ＰＦＤは、基準クロックと発振器信号、およびそれらの互いに関係するタイミング関係（位相）に基づいて、ＵＰ信号とＤＯＷＮ信号とを生成する。
【０１３９】
ＴＤＣはブロック１７２０に進み、ＰＦＤ信号に基づいて位相差の符号を判断する。符号は、基準クロックが発振器信号に先行するか、その逆であるかを示す。
【０１４０】
ＴＤＣはブロック１７３０に進み、ＰＦＤ信号（１つまたは複数）に基づいて少なくとも１つのパルスを生成する。図４Ａの実施形態では、ＴＤＣは対称処理経路を用いて構成され、ＴＤＣは各経路中のパルス生成器をトリガする。ＴＤＣは、ＵＰ信号に基づいてパルス生成器をトリガし、ＤＯＷＮ信号に基づいて第２の対称経路中の第２のパルス生成器をトリガする。
【０１４１】
ＴＤＣは、ブロック１７４０に進み、それぞれの処理経路中のそれぞれの遅延線にパルスを結合する。ＴＤＣはブロック１７５０に進み、どの経路がアクティブ経路であるかを判断する。すなわち、ＴＤＣは、ＴＤＣ絶対値変換のためにどちらの対称処理経路を使用すべきかを判断する。アクティブ経路は、総時間差が完全遅延遷移を超える場合に使用されるパルスフィードバック経路が有効である経路を表す。
【０１４２】
ＴＤは決定ブロック１７６０に進み、パルスが遅延線を通して完全に遷移したかどうかを判断する。完全に遷移していない場合、ＴＤＣは判断ブロック１７６２に進み、変換期間が終了したかどうかを判断する。終了していない場合、ＴＤＣはブロック１７６０に戻り、遅延線を通したパルスの経過を監視する。判断ブロック１７６２において、変換期間が終了したとＴＤＣが判断した場合、ＴＤＣはブロック１７９０に進み、変換値を判断する。
【０１４３】
判断ブロック１７６０において、パルスが遅延線を完全に通過した場合、ＴＤＣはブロック１７７０に進み、アクティブ経路の遅延線をパルスが完全に通過した回数を示すカウンタを増分する。ＴＤＣは判断ブロック１７８０に進み、変換期間が終了したかどうかを判断する。
【０１４４】
変換期間がまだ終了していない場合、ＴＤＣはブロック１７８２に進み、パルスを遅延線の入力にフィードバックする。ＴＤＣは、アクティブ処理経路中で次のパルスをトリガするために、遅延パルスを供給することによって、パルスフィードバックを実行することができる。遅延パルスをアクティブ経路の遅延線の入力にフィードバックした後、ＴＤＣはブロック１７４０に戻る。
【０１４５】
判断ブロック１７８０において、変換期間が終了したとＴＤＣが判断した場合、ＴＤＣはブロック１７９０に進み、変換値を判断する。
【０１４６】
変換値は、遅延の符号と絶対値とを含むことができる。遅延線を通した１全遅延よりも絶対値が小さい場合、絶対値は遅延線を通したパルスの部分遷移を表す細かい位相差値とすることができる。遅延線を通した１全遅延よりも絶対値が大きい場合、絶対値は粗い位相差と細かい位相差とを含むことができる。粗い位相差は、カウンタ値によって示される、遅延線を通した完全遷移の数によって表すことができる。細かい位相差は、前述したのと同様である。
【０１４７】
絶対値が１全遅延よりも大きい場合、ＡＤＰＬＬは収集モードとすることができ、細かい位相差によって分解能を提供する必要はない。このような実施形態では、粗い位相差のみによって絶対値を表すことができ、細かい位相差による寄与を省略することができる。
【０１４８】
本明細書で使用する、結合または接続という用語は、直接的な結合または接続と同様に、間接的な結合を意味するために使用される。２つ以上のブロック、モジュール、デバイス、または装置が結合される場合、２つの結合されたブロックとの間に１つまたは複数のブロックが介在することがある。
【０１４９】
本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタロジック、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行できる。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンとすることができる。プロセッサは、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装することもできる。
【０１５０】
本明細書で開示した実施形態に関連して説明した方法、プロセス、またはアルゴリズムのステップは、直接ハードウェアで実施するか、プロセッサによって実行されるソフトウェアモジュールで実施するか、またはその２つの組合せで実施することができる。方法またはプロセスにおける様々なステップまたは行為は、示された順序で実行でき、または別の順序で実行することができる。さらに、１つまたは複数のプロセスまたは方法ステップを省略することができ、または１つまたは複数のプロセスまたは方法ステップを方法およびプロセスに追加することができる。追加のステップ、ブロック、またはアクションを、方法およびプロセスの開始、終了、または介在する既存の要素に追加することができる。
【０１５１】
開示した実施形態の上記の説明は、当業者が本開示を作成または使用できるように行ったものである。これらの実施形態への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の実施形態に適用できる。したがって、本開示は、本明細書で示した実施形態に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【技術分野】
【０００１】
本発明は電子回路の分野に関する。より詳細には、本発明は、発振器および位相ロックループ（ＰＬＬ）の分野に関する。
【背景技術】
【０００２】
関連技術の説明
位相制御発振器および周波数制御発振器は、安定した、制御された周波数基準を与えるために様々な電子的適用例において使用される。デジタルデバイスは、タイミングのためのクロックソースとして、たとえば、デジタルマイクロプロセッサ回路のためのクロックとして周波数制御発振器を使用することができる。アナログデバイスは、無線周波（ＲＦ）信号を周波数変換するために使用される局部発振器として位相ロック発振器を含むことができる。位相制御発振器および周波数制御発振器は、固定の周波数発振器とすることも、プログラマブル周波数シンセサイザを使用して実装されるチューナブル発振器をとすることもできる。
【０００３】
デジタルデバイスのための周波数制御発振器はデジタル的に実装できるが、アナログデバイスのための位相ロック発振器はもっぱらアナログビルディングブロックを使用して実装される。しかしながら、デジタル回路の動作速度が向上するにつれて、デジタルビルディングブロックを使用して旧来アナログの適用例のための位相ロック発振器の少なくとも一部分を実装することがより実現可能になりつつある。
【０００４】
デジタル回路の動作速度の改善の一部は、デジタル回路を製造するために使用されるプロセスの改善に起因し得る。デジタル集積回路設計において利用される基礎をなすトランジスタのサイズを縮小するプロセスの改善は、動作速度の改善に関係する。ＣＭＯＳ回路は、９０ｎｍ、６５ｎｍ、４５ｎｍ、または３５ｎｍプロセスなどのサブミクロンプロセスを使用して実装できる。
【０００５】
ＣＭＯＳ回路において利用される供給電圧は、一部は寸法の縮小により、また一部は、そのようなデバイスによって消費される全体的な電力を低減したいという要望により、断続的に減少している。６５ｎｍなどの高度ＣＭＯＳプロセスでは、電源電圧は一般に約１．１Ｖに低減されている。この低電圧では、演算増幅器および電流ミラーなどの従来のアナログビルディングブロックはうまく動作せず、設計が困難である。したがって、従来のアナログＰＬＬはそのようなプロセスによる設計が困難である。さらに、アナログＰＬＬは、フィルタ機能を実装するために一般に大きい面積を必要とするが、６５ｎｍでは、シリコン単位面積が、より大きいプロセス用のダイ（die）面積よりも費用がかかる。
【０００６】
デジタルプロセスの進歩により、ＰＬＬなどの旧来のアナログ回路を実装する能力に関する制約はより大きくなる。さらに、高度デジタルプロセスにより、旧来のアナログ実装により費用がかかるようになる。旧来アナログビルディングブロックを使用して実装される回路への悪影響を最小限に抑えながら、デジタル領域におけるプロセス改善を利用することが望ましい。
【発明の概要】
【０００７】
位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号（sign）とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
【０００８】
ＰＤＣは、基準クロック（ＦＲＥＦ）と分数Ｎ分周器出力（ＮＤＩＶ）とを入力として取ることができ、それらの位相差のデジタル表現を出力として与えることができる。ＰＤＤＣは、ＦＲＥＦエッジ（規定がない限り、ＦＲＥＦエッジによって立上りエッジを指す）ごとに出力を更新し、ＦＲＥＦエッジに続く出力は、前のＦＲＥＦエッジが含まれていた、位相周波数検出器によって生成されたＵＰ−ＤＯＷＮ信号ペアに対応する。ＵＰ−ＤＯＷＮペアが２つ以上のＦＲＥＦサイクルにわたって延びる（最初にＦＲＥＦが入り、すなわちペアを開始し、次のＦＲＥＦエッジの前にＮＤＩＶエッジが入らない場合に起こる）場合、位相差は、ＵＰ−ＤＯＷＮペアがＴＲＥＦ（１／ＦＲＥＦ）を超えず、あらゆる細分が別々のＵＰ−ＤＯＷＮペアと見なされるように、ＦＲＥＦエッジにおいて細分に分割される。ＰＤＣは、出力をタップ付き遅延線からのカウンタ出力およびデジタル出力として与えることができる。カウンタ出力（バイナリ符号化Ｃ＜０：４＞）がゼロでないとき、位相ロックループの収集期間によくあり、精度の低下が容認できる、位相差が大きい場合（＞〜１．５ｎｓ）のように、遅延線出力（温度計符号化Ｄ＜０：４７＞）は無視できる。
【０００９】
本発明の態様は位相デジタル変換の方法を含む。本方法は、基準クロックおよび発振器信号の一方の、先に到着したエッジに基づいて第１のパルスを開始することと、遅延線を通して第１のパルスを結合することと、基準クロックおよび発振器信号の一方の後に到着したエッジに基づいて変換終了信号を判断することと、遅延線を通した第１のパルスの遷移に基づいて基準クロックと発振器信号との間の位相差のデジタル値を判断することとを含む。
【００１０】
本発明の態様は位相デジタル変換の方法を含む。本方法は、発振器信号の遷移と基準クロックの遷移とに基づいて少なくとも１つの位相周波数検出信号を生成することと、少なくとも１つの位相周波数変換信号に基づいて信号パルスを生成することと、遅延線を通した信号パルスの遷移に基づいて位相差のデジタル値を生成することとを含む。
【００１１】
本発明の態様は位相デジタル変換の方法を含む。本方法は、発振器信号を受信することと、基準クロックを受信することと、発振器信号の遷移と基準クロックの遷移とに基づいて、ＵＰ信号とＤＯＷＮ信号とを含む少なくとも１つの位相周波数検出信号を生成することと、ＵＰ信号とＤＯＷＮ信号とに基づいて読取り信号を生成することと、ＵＰ信号に基づいて第１の信号パルスを生成することと、ＤＯＷＮ信号に基づいて第２のパルス信号を生成することと、第１の信号パルスを第１の遅延線に結合することと、第２のパルス信号を第２の遅延線に結合することと、ＤＯＷＮ信号に対するＵＰ信号の遷移に基づいて、そのそれぞれの遅延線を通した第１の信号パルスまたは第２の信号パルスの一方の完全遷移の数をカウントすることと、それぞれの第１の遅延線および第２の遅延線を通した第１の信号パルスまたは第２の信号パルスの一方の数または部分遷移のうちの少なくとも１つに基づいて位相差のデジタル値を判断することとを含む。
【００１２】
本発明の態様は、第１の入力において基準クロック信号を受信し、第２の入力において発振器信号を受信するように構成され、制御入力信号に基づいて基準クロック信号または発振器信号の一方を出力するようにさらに構成された経路選択マルチプレクサと、経路選択マルチプレクサの出力に結合されたトリガ入力を有する第１のパルス生成器と、第１の入力においてパルス生成器出力を受信し、第２の入力において遅延されたパルス信号を受信するように構成され、ループ制御信号に基づいてパルス生成器出力または遅延されたパルス信号の一方を出力するように構成されたループマルチプレクサと、ループマルチプレクサの出力に結合され、遅延されたパルス信号を出力するように構成され、変換終了信号の受信時に部分パルス遷移を示すようにさらに構成された遅延線と、遅延線によって出力されたパルスの数をカウントするように構成され、変換終了信号の受信時にその数を出力するように構成されたカウンタとを含む位相デジタル変換器を含む。
【００１３】
本発明の態様は、遅延線を通したパルスの部分遷移と遅延線を通したパルスの完全遷移の数との少なくとも一方に基づいて発振器信号と基準クロックとの間の位相差の絶対値を判断するように構成された第１の信号処理経路と、発振器信号と基準クロックとを受信するように構成され、位相差の符号を判断するように構成された符号生成器とを含む位相デジタル変換器を含む。
【００１４】
本発明の態様は、発振器信号と基準クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された位相周波数検出器と、位相周波数検出器に結合され、ＵＰ信号およびＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成されたパルス生成器と、パルス生成器に結合されたタップ付き遅延線と、遅延線の出力に基づいて増分するように構成されたカウンタと、タップ付き遅延線に結合されたレジスタと、ＵＰ信号とＤＯＷＮ信号とに基づいて読取り信号を生成するように構成され、レジスタまたはカウンタの少なくとも一方における位相差のデジタル値をラッチするように構成された読取り制御生成器とを含む位相デジタル変換器を含む。
【００１５】
本発明の態様は、発振器信号の遷移と基準クロックの遷移とに基づいてＵＰ信号とＤＯＷＮ信号とを含む位相周波数検出信号を生成するための手段と、ＵＰ信号とＤＯＷＮ信号とに基づいて変換スタート信号と変換ストップ信号とを生成するための手段と、ＵＰ信号およびＤＯＷＮ信号の一方に基づいてパルスを生成するための手段と、パルスを生成するための手段に結合された遅延のための手段と、遅延のための手段の出力に結合されたカウントするための手段と、スタート信号とストップ信号とに基づいて、さらに、カウントするための手段の出力と遅延のための手段を介したパルスの部分遷移とに基づいて、時間を位相差のデジタル値に変換するための手段とを含む位相デジタル変換器を含む。
【００１６】
本発明の態様は完全デジタル位相ロックループ（ＡＤＰＬＬ）を含む。ＡＤＰＬＬは、デジタル制御発振器（ＤＣＯ）と、ＤＣＯに結合された入力と、デジタル分周出力信号を与えるように構成された出力とを有するデジタル分周器と、基準発振器クロックに結合された第１の入力と、デジタル分周器の出力に結合された第２の入力とを有する位相周波数検出器と、デジタル分周出力信号と基準発振器クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された位相周波数検出器と、ＵＰ信号を受信する第１の入力と、ＤＯＷＮ信号を受信する第２の入力と、基準発振器クロックを受信する第３の入力とを有する位相デジタル変換器と、ＵＰ信号またはＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成され、遅延線を通したパルス信号の完全遷移と遅延線を通したパルスの部分遷移のうちの少なくとも１つに基づいてデジタル分周出力信号と基準発振器クロックとの間の位相差のデジタル値を判断するようにさらに構成された位相デジタル変換器と、位相デジタル変換器の出力に結合された入力とＤＣＯの制御入力に結合された出力とを有するデジタルループフィルタとを含む。
【００１７】
本開示の実施形態の特徴、目的、および利点は、同様の要素が同様の数字をもつ図面とともに、以下に記載する詳細な説明を読めばより明らかになろう。
【図面の簡単な説明】
【００１８】
【図１】完全デジタル位相ロックループを有するワイヤレス通信デバイスの一実施形態の簡略機能ブロック図。
【図２】完全デジタル位相ロックループの簡略機能ブロック図。
【図３Ａ】位相周波数検出器および符号生成器の実施形態の簡略機能ブロック図。
【図３Ｂ】符号生成器の実施形態の簡略機能ブロック図。
【図４Ａ】時間デジタル変換器の一実施形態の簡略機能ブロック図。
【図４Ｂ】位相デジタル変換器の一実施形態の簡略機能ブロック図。
【図５】パルス生成器の一実施形態の簡略機能ブロック図。
【図６】タップ付き遅延線の一実施形態の簡略機能ブロック図。
【図７】エッジアライナの一実施形態の簡略機能ブロック図。
【図８】カウンタの一実施形態の簡略機能ブロック図。
【図９】カウンタの代替実施形態の簡略機能ブロック図。
【図１０】カウンタクリア生成器の一実施形態の簡略図。
【図１１】「Ｓｅｌ」制御信号生成器の一実施形態の簡略図。
【図１２】スタート／ストップ生成器の一実施形態の簡略図。
【図１３Ａ】Ｓｅｌ＿１信号のための生成器の実施形態を示す図。
【図１３Ｂ】Ｓｅｌ＿２信号のための生成器の実施形態を示す図。
【図１４Ａ】フィードバック制御信号のための生成器の実施形態を示す図。
【図１４Ｂ】フィードバック制御信号のための生成器の実施形態を示す図。
【図１５】フラッシュ制御生成器の一実施形態の簡略図。
【図１６】位相デジタル変換の方法の一実施形態の簡略フローチャート。
【図１７】時間デジタル変換の方法の一実施形態の簡略フローチャート。
【発明を実施するための形態】
【００１９】
シリコン面積が低減され、オフチップ構成要素がないデジタル回路中にすべてのＰＬＬ機能を実装する完全デジタル位相ロックループ（ＡＤＰＬＬ）について、本明細書で説明する。デジタルＰＬＬは低電源電圧において動作することができる。本明細書で説明する位相デジタル変換器（ＰＤＣ）設計は、完全デジタルＰＬＬを可能にする主要な演算ブロックを形成する。
【００２０】
提案されたＰＤＣはアナログ位相情報をデジタルワードに変換し、デジタルワードはデジタル信号プロセッサに供給できる。ＰＤＣは、特にゼロ位相転移点の周りの、微細解像度および高線形性をもつ入力位相情報を変換するように動作する。デバイス不一致により、ＰＤＣは、様々な利得またはオフセットをもつ正相入力および逆相入力を変換することができる。様々な利得またはオフセットはＰＤＣ変換伝達関数における非線形性に等価である。この非線形性は、全体的なＰＬＬパフォーマンスを劣化させ、位相ノイズおよびスプリアス応答を増加させるように動作する。ＰＤＣをもつ提案されたＡＤＰＬＬは対称トポロジを用いて非線形性を解決する。本明細書で説明するＰＤＣはまた、ＰＬＬ収集およびロックモード中の広い位相入力範囲をカバーする。本明細書で説明する提案されたＡＤＰＬＬ、特にＰＤＣは、電力消費量オーバーヘッドをほとんど与えないエッジリサイクルカウンタを実装することによって、一般に収集中に起こる広い位相入力範囲をサポートする。
【００２１】
ＰＤＣは、位相信号の符号と絶対値の両方をデジタル信号処理のためのデジタルワードに変換することができ、ディープサブミクロンプロセスおよび低電源電圧における完全デジタルＰＬＬにおいて使用できる。提案されたＰＤＣは、数１０ナノ秒のオーダーの大きい位相（広いパルス）入力と、数１０ピコ秒までの小さい位相（狭いパルス）入力の両方を変換することができる。広い位相と狭い位相の両方のサポートは、様々なＰＬＬ動作状態、すなわち、収集およびロックモードをサポートするために必要である。大きい位相入力は、エッジリサイクルカウンタによって電力消費量オーバーヘッドなしに処理される。
【００２２】
ＰＤＣは、小さい位相入力を処理するために微細遅延線を実装し、大きい位相入力を処理するためにエッジリサイクルカウンタを実装することによって、大きい入力位相信号と小さい入力位相信号の両方を処理する。ＰＤＣは、発振器信号と基準クロックとに基づいて生成されるＵＰ信号およびＤＯＷＮ信号のための対称トポロジを有することによって、逆相入力と正相入力の両方を処理するときでも高線形性を達成する。対称部分における遅延不一致は、一般にオフセットを導入するが、非線形性を導入しない。ＤＦＦ（Ｄフリップフロップ）における遅延は、測定され、結果から減算される。さらに、パルス生成およびフラッシュ制御などの他の技法をＰＤＣ中で使用して、ＡＤＰＬＬの定常状態動作において利用される全体的な機能を達成する。
【００２３】
細かい位相デジタル変換と粗い位相デジタル変換の両方を判断する能力ならびに線形的に実行する能力により、デジタルマイクロプロセッサ適用例のために発振器において一般に必要とされるよりも高いパフォーマンスを一般に必要とするＲＦ適用例など、旧来アナログの構成において、ＡＤＰＬＬおよびＰＤＣを実装することが可能になる。
【００２４】
図１は、完全デジタル位相ロックループを有するワイヤレス通信デバイス１００の一実施形態の簡略機能ブロック図である。ワイヤレス通信デバイス１００は、別個の送信処理経路と受信処理経路とを有するトランシーバとして実装される。送信処理経路および受信処理経路の各々は、局部発振器回路の一部としてＡＤＰＬＬを実装し、利用することができる。別個の送信発振器および受信発振器は、ワイヤレス通信デバイス１００が信号を同時に送信および受信する全二重動作を可能にする。
【００２５】
ワイヤレス通信デバイス１００は、送信処理経路と受信処理経路の両方によって共有できるアンテナ１０２を含む。アンテナ１０２は、アンテナ１０２からの受信信号を受信動作経路の残りに結合すると同時に、受信経路を送信信号から隔離するように構成できるデュプレクサ１１０に受信ワイヤレス信号を結合する。デュプレクサ１１０からの受信出力は、たとえば、低ノイズ増幅器（ＬＮＡ）とすることができるフロントエンド増幅器１２０に結合される。フロントエンド増幅器１２０は、一般に総受信機ノイズ指数を実質的に支配するように動作し、したがって、一般に１０〜２０ｄＢの利得を有するＬＮＡとして実装される。フロントエンド増幅器１２０からの出力は受信ＲＦフィルタ１２２に結合される。
【００２６】
受信ＲＦフィルタ１２２は、所望の受信ＲＦ動作帯域の外部の信号をなくすことまたは減衰させることによって、ＲＦ選択を実行するように動作する。ＲＦフィルタ１２２は、たとえば、隣接チャネル阻止に寄与することができる。受信ＲＦフィルタ１２２からの出力は、ここではミキサ１３０として示される周波数変換器のＲＦ入力に結合できる。ミキサ１３０への第２の入力は、６５ｎｍプロセスなどの高度ＣＭＯＳプロセスを使用して製造されるトランシーバ集積回路１８０内で実質的または完全に実装される第１のＡＤＰＬＬ１５４によって生成できる局部発振器信号によって駆動される。
【００２７】
ミキサ１３０からの出力は、ベースバンド信号のデジタル表現を生成するように動作するアナログデジタル変換器１３２に結合されたベースバンド信号とすることができる。デジタルベースバンド信号はトランシーバ集積回路１８０の受信入力に結合される。トランシーバ集積回路１８０の受信入力は、さらなる処理のためにデジタルベースバンド信号を受信ベースバンドプロセッサ１４０に結合する。
【００２８】
トランシーバ集積回路１８０は、第１の周波数基準１５２と連携して第１の発振器信号を生成するように動作する第１のＡＤＰＬＬ１５４を含む。第１の発振器信号は受信周波数変換動作のための局部発振器として使用できる。第１のＡＤＰＬＬ１５４からの第１の発振器信号出力は、受信信号をベースバンドに周波数変換するためにミキサ１３０のＬＯ入力に結合できる。
【００２９】
図１に示す受信機実施形態は、受信ＲＦ信号が単一の周波数変換段においてベースバンドに変換される直接変換技法を実装する。もちろん、ワイヤレス通信デバイス１００中の受信機は、特定の構成に限定されず、直接変換、スーパーヘテロダイン、または何らかの他の構成を利用することができる。
【００３０】
ワイヤレス通信デバイス１００は相補型送信機を含むことができる。送信機は、実質的に送信信号を生成するトランシーバ集積回路１８０中の信号生成部分を含むことができる。送信ベースバンドプロセッサ１６０は、データソース（図示せず）とインターフェースするように構成でき、後続の送信のためにデータをフォーマッティングすることができる。
【００３１】
送信ベースバンドプロセッサ１６０は、たとえば、変調器１７０に送信ベースバンド信号を供給するように構成できる。変調器１７０は、ベースバンド信号を第２の発振器信号に直接変調するように構成できる。変調器１７０は、たとえば、２点変調器とすることができる。
【００３２】
第２のＡＤＰＬＬ１５８は、第２の周波数基準１５６と連携して、たとえば、所望の送信ＲＦにおいて第２の発振器信号を生成することができる。第１の周波数基準１５２とは別個の第２の周波数基準１５６が示されているが、第１のＡＤＰＬＬ１５４と第２のＡＤＰＬＬ１５８の両方が同じ周波数基準、たとえば第１の周波数基準１５２を共有することができる。第２のＡＤＰＬＬ１５８は、変調器１７０からの変調信号を受容するように構成でき、送信信号を第２の発振器信号に直接変調することができる。
【００３３】
第２のＡＤＰＬＬ１５８からの出力は、第２のＡＤＰＬＬ１５８によって出力され得るスプリアス積と調波とを含む不要な積を実質的になくすように動作することができる送信ＲＦフィルタ１９２に結合できる。送信ＲＦフィルタ１９２からの出力は、代替的に高出力増幅器（ＨＰＡ）と呼ばれる送信増幅器１９４に結合される。送信増幅器１９４は、可変利得または可変利得段を有することができ、変調された第２の発振器信号を所望の送信電力レベルに増幅するように構成できる。送信増幅器１９４からの出力は、デュプレクサ１１０の送信入力に結合され、そこでアンテナ１０２に結合される。
【００３４】
トランシーバ集積回路１８０は、１．１Ｖなどの低電源電圧で動作する高度サブミクロンＣＭＯＳプロセスにおいて実装でき、オフチップ受動デバイス、オフチップアナログデバイス、またはオフチップ発振器などのオフチップ要素の必要なしに、第１のＡＤＰＬＬ１５４および第２のＡＤＰＬＬ１５８を集積回路上で完全に実装することができる。相対的に位相デジタル変換器の位相解像度よりもはるかに大きい周期を有する周波数基準クロックを使用する能力により、ＡＤＰＬＬ１５４および１５８は、比較的低い電力消費量につながる比較的低い電流消費量レベルで動作することが可能になる。
【００３５】
図２は、完全デジタル位相ロックループ２００の簡略機能ブロック図である。図２のＡＤＰＬＬ２００は、たとえば、図１のワイヤレス通信デバイスの第２のＡＤＰＬＬとすることができ、変調部分を省略するかまたはさもなければ使用しない場合は、図１のワイヤレス通信デバイスの第１のＡＤＰＬＬとすることができる。
【００３６】
ＡＤＰＬＬ２００は、その出力がＡＤＰＬＬ２００からの位相および周波数制御出力であるデジタル制御発振器（ＤＣＯ）２１０とすることができる可変発振器を含む。ＤＣＯ２１０からの出力は、たとえば、整数分周器または分数分周器とすることができる分周器２２０にも結合される。分周器２２０は、ＤＣＯ２１０の出力周波数を所望の周波数に同調させる分周比を与えるようにプログラムまたはさもなければ制御できる。分周器２２０のための制御信号は、たとえば、ベースバンドコントローラまたは何らかの他のプロセッサ（図示せず）において判断できる。
【００３７】
分周出力は位相デジタル変換器（ＰＤＣ）２３０の入力に結合される。たとえば、水晶発振器とすることができる基準発振器（図示せず）はＰＤＣ２３０の基準入力に結合される。
【００３８】
ＰＤＣ２３０は、時間デジタル変換器（ＴＤＣ）２３４に結合された位相周波数検出器２３２を含む。ＰＤＣ２３０については、他の図に関してより詳細に説明する。一般に、ＰＤＣ２３０は、基準発振器の位相を分周出力の位相と比較し、位相差を示すデジタル値を与える。ＰＤＣ２３０からの出力は、たとえば符号および絶対値として、２の補数値として、または、何らかの他のデジタルフォーマットとして表すことができる。ＰＤＣ２３０からのデジタル値出力は、デジタルループフィルタとして実装できるループフィルタ２４０に結合される。ループフィルタ２４０からの出力は、ここでは信号加算器として示される信号合成器２５０の第１の入力に結合される。
【００３９】
信号合成器２５０は、変調回路の一部分として実装し、変調を必要としないＡＤＰＬＬ２００構成から省略することができる。コンバイナ２５０からの出力はＤＣＯ２１０の制御入力に結合される。
【００４０】
変調回路は、２点変調を実装するように構成される。２点変調器２６０は、送信データソース（図示せず）から送信ベースバンド信号などの送信信号を受信するように構成される。２点変調器２６０は、送信信号を処理し、ＡＤＰＬＬ２００中の閉ループおよび開ループ変調入力を駆動する。
【００４１】
２点変調器２６０の出力は、ＡＤＰＬＬ２００の閉ループ変調を実装するために分数分周器を駆動するデルタシグマ変調器（ＤＳＭ）２６４に結合される。２点変調器２６０の出力はまた、ＡＤＰＬＬ２００出力の開ループ変調を導入するためにコンバイナ２５０への第２の入力を駆動するスケーラ２６２を駆動する。スケーラ２６２は、ＤＣＯ２１０の利得を補償するように構成できる。しかしながら、スケーラ２６２の値は、ＤＣＯ２１０の利得に関係する必要がなく、所望の変調を与えるために２点変調器２６０の出力と連携して動作する利得を与えるように構成できる。
【００４２】
図３Ａは、符号生成器３２０に結合された位相周波数検出器２３２の一実施形態の簡略機能ブロック図である。位相周波数検出器２３２は、たとえば、図２のＡＤＰＬＬの位相周波数検出器とすることができる。符号生成器３２０からの符号ビット出力は、たとえば、位相周波数検出器２３２への分周器入力が基準発振器からの基準クロックより進んでいるか遅れているかを示すことができる。
【００４３】
位相周波数検出器２３２はＵＰ／ＤＯＷＮカウンタコントローラとして実装できる。ＵＰ出力およびＤＯＷＮ出力を使用してＵＰ／ＤＯＷＮカウンタへの対応する入力を駆動することができるが、今後これらの名前を使用する。本明細書でＰＤＣの一部として説明する時間デジタル変換器はＵＰカウントおよびＤＯＷＮカウントを利用しないが、ＰＦＤ２３２の出力をＵＰ出力信号およびＤＯＷＮ出力信号と呼ぶことは、ＵＰ／ＤＯＷＮカウンタを使用した実装形態との比較を可能にするために有用なことがある。もちろん、ラベルＵＰおよびＤＯＷＮは任意であり、ＰＦＤ２３２出力は第１の出力および第２の出力として、または何らかの他の識別名によってラベル付けすることができる。
【００４４】
ＰＦＤ２３２は、Ｄ入力の各々に結合された高入力値Ｖｄｄを有する、２つのＤフリップフロップ（ＤＦＦ）３１２および３１４を含む。２つのＤＦＦ３１２および３１４は、ともに立上りエッジでトリガされるものとして説明するが、立上りエッジと立下りエッジとの任意の組合せによるトリガを利用するように再構成することができる。
【００４５】
ＰＦＤ２３２は、第１のＤＦＦ３１２へのクロック入力において、ＤＣＯ、ＮＤＩＶに結合された分周器からの分周信号を受信する。第１のＤＦＦ３１２は、ＮＤＩＶ信号の立上りエッジにおいてアクティブハイＤＯＷＮ信号を出力するように、Ｑ出力へのＶｄｄ値をクロック制御する。同様に、第２のＤＦＦ３１４は、クロック入力において基準クロック、ＦＲＥＦを受信し、ＦＲＥＦ信号の立上りエッジにおいてアクティブハイＵＰ信号を出力するように、Ｑ出力へのＶｄｄ値をクロック制御する。
【００４６】
２入力ＡＮＤゲート３１８は、第１のＤＦＦ３１２からのＱ出力に結合された第１の入力と、第２のＤＦＦ３１４からのＱ出力に結合された第２の入力とを有する。ＡＮＤゲート３１８の出力は第１のＤＦＦ３１２および第２のＤＦＦ３１４のリセット入力に結合される。ＡＮＤゲート３１８は、各ＵＰ／ＤＯＷＮペアの後にＤＦＦ３１２および３１４の両方をリセットするように動作する。
【００４７】
符号生成器３２０は、ＰＦＤ２３２からのＵＰ出力およびＤＯＷＮ出力、ならびにＦＲＥＦ信号に対して動作する。しかしながら、符号生成器３２０は、ＮＤＩＶ信号を使用するように動作するように再構成することもできる。
【００４８】
符号生成器３２０からの出力は、ＵＰまたはＤＯＷＮのどちらの入力が符号生成器３２０に最初に到着したかを示す。ＰＦＤ２３２からのＤＯＷＮ出力は第１の符号ＤＦＦ３２２のＤ入力に結合され、ＰＦＤ２３２からのＵＰ出力は第１の符号ＤＦＦ３２２のクロックに結合される。ＰＦＤ２３２からのＤＯＷＮ出力は、現在のＵＰ／ＤＯＷＮペアの符号を示すためにＵＰ信号の立上りエッジによってサンプリングされる。
【００４９】
ＵＰ／ＤＯＷＮペアの符号は、基準クロックＦＲＥＦによってクロック制御される第２の符号フリップフロップ３２４によって読み取られる。第２の符号ＤＦＦ３２４からのＱ出力はシステムの符号出力を示す。「符号」出力は、前のＦＲＥＦエッジが含まれていたＵＰ／ＤＯＷＮペアの符号を示す。「ＤＯＷＮ」をサンプリングするために「ＵＰ」を使用する理由は、「ＵＰ」エッジはＦＲＥＦエッジごとにあるが、「ＤＯＷＮ」信号にはそのような予測可能性がないことである。ＵＰ／ＤＯＷＮペアの持続時間が１つのＦＲＥＦ期間よりも長い場合、ＦＲＥＦエッジごとに「ＵＰ」エッジが存在しない。しかし、この状況では、広い位相差に属するＦＲＥＦ期間ごとの符号は、現在の位相差の始めと同じである。したがって、第１の符号ＤＦＦ３２２の出力は、第２の符号ＤＦＦ３２４によってＦＲＥＦエッジごとに読み取られる正しい符号となる。
【００５０】
図３Ｂは、位相周波数検出器に依拠せず、代わりに、位相デジタル変換器への２つの入力ＦＲＥＦおよびＮＤＩＶから直接符号を判断する符号生成器３２０の代替実施形態である。
【００５１】
図３Ｂの符号生成器３２０の実施形態は、Ｄフリップフロップ（ＤＦＦ）３３０とＯＲゲート３３２とを含む。基準クロック信号ＦＲＥＦはＤＦＦ３３０へのＤ入力に結合される。ＤＣＯに結合された分周器からの分周信号（ＮＤＩＶ）はＤＦＦ３３０の反転Ｄ入力（／Ｄ）に結合される。ＤＦＦ３３０の出力は符号を示す。
【００５２】
基準クロック信号、ＦＲＥＦは論理ＯＲゲート３３２の第１の入力にも結合される。分周信号、ＮＤＩＶは論理ＯＲゲート３３２の第２の入力に結合される。ＯＲゲート３３２からの出力はＤＦＦ３３０のクロック入力に結合される。したがって、ＦＲＥＦ信号またはＮＤＩＶ信号のうちの先にきたほうがＤＦＦ３３０をクロック制御する。ＤＦＦ３３０への入力は、クロックエッジにおける位相が符号を示す、差動入力信号として効果的に動作する。
【００５３】
図４Ａは、時間デジタル変換器４００の絶対値変換器部分の一実施形態の簡略機能ブロック図である。絶対値変換器部分４００は、図２の位相デジタル変換器などの位相デジタル変換器を実装するために、図３Ａの符号生成器およびＰＦＤとともに使用できる。時間デジタル変換器の絶対値変換器部分４００は、電流要件が低く、しかも高い位相解像度を実現するＡＤＰＬＬの実装を可能にするために、たとえば、図２のＰＤＣ内に実装できる。
【００５４】
絶対値変換器部分４００は対称的処理経路を含み、第１の処理経路はＰＦＤからのＵＰ信号によってトリガされ、第２の処理経路はＰＦＤからのＤＯＷＮ信号によってトリガされる。第１の処理経路または第２の処理経路の一方からの結果が、選択処理に基づいて絶対値に選択される。
【００５５】
第１の処理経路は、処理経路を初期化するために使用される第１の制御マルチプレクサ４１０−１を含む。第１の処理経路は、ＵＰ信号または所定の信号の一方を処理経路に選択的に結合するフラッシュマルチプレクサ４１２−１を含む。図４Ａの実施形態では、フラッシュマルチプレクサ４１２−１は、処理経路が既知の状態で開始するように処理経路の前の内容をフラッシングするために、ローまたはゼロ値を処理経路に選択的に結合する。時間デジタル変換中に、フラッシュマルチプレクサ４１２−１はＵＰ信号を処理経路に結合する。
【００５６】
フラッシュマルチプレクサ４１２−１からの出力は、処理経路における遅延全体を通過したパルスを選択的にフィードバックするように動作するフィードバック制御マルチプレクサ４１４−１の入力に結合される。フィードバック制御マルチプレクサ４１４−１は、最初にフラッシュマルチプレクサ４１２−１出力を選択し、時間デジタル変換がまだ完了していない場合はフィードバックパルスを選択する。
【００５７】
制御マルチプレクサ４１０−１からの出力はパルス生成器４２０−１の制御入力に結合される。パルス生成器４２０−１の出力は、パルス生成器４２０−１からのパルス出力の立上りエッジと立下りエッジとのタイミングを実質的に整合させるように動作するエッジアライナ４３０−１に結合される。
【００５８】
エッジアライナ４３０−１は、遅延線４４０−１に結合される差動出力を生成するものとして示されている。遅延線４４０−１は、パルス生成器４２０−１によって出力され、エッジアライナ４３０−１において整合されたパルス信号に、所定の固定遅延を導入する。
【００５９】
遅延線４４０−１はタップ付き遅延線として構成でき、タップ付き遅延線の各タップは第１の経路選択マルチプレクサ４５０に結合できる。第１の経路選択マルチプレクサ４５０は、第１の処理経路または第２の処理経路の一方の差動タップ付き遅延線のタップ値をフェッチレジスタ４６０に選択的にルーティングする。フェッチレジスタ４６０の出力は遅延線を通した部分遅延を表す。
【００６０】
遅延線４４０−１は、シングルエンド遅延パルス信号を出力するように構成できる。遅延線４４０−１からのシングルエンド出力は、フィードバック制御マルチプレクサ４１４−１の第２の入力にルーティングされるフィードバックパルスを表す。
【００６１】
遅延線４４０−１からのシングルエンド出力はまた、第１の処理経路または第２の処理経路の一方をカウンタイネーブルマルチプレクサ４５４の入力に選択的にルーティングする第２の経路選択マルチプレクサ４５２に結合される。カウンタイネーブルマルチプレクサ４５４は、遅延線を通したパルスの完全遅延遷移の数をカウントするように動作するカウンタ４７０へのイネーブル信号を出力する。
【００６２】
第２の処理経路は、第１の処理経路と実質的に同じに構成される。第２の制御マルチプレクサ４１０−２は、ＤＯＷＮ信号を受信するためにＰＦＤに結合された１つの入力と、ロー論理レベルを受信するように構成された第２の入力とを有する第２のフラッシュマルチプレクサ４１２−２を含む。第２のフラッシュマルチプレクサ４１２−２の出力は、第２のフラッシュマルチプレクサ４１４−２からの出力または遅延パルス信号をその出力に選択的に結合する第２のフィードバック制御マルチプレクサ４１４−２に結合される。
【００６３】
第２のフィードバック制御マルチプレクサ４１４−２からの出力は第２のパルス生成器４２０−２のトリガ入力に結合される。第２のパルス生成器４２０−２からのパルス出力は第２のエッジアライナ４３０−２に結合される。第２のエッジアライナ４３０−２の出力は第２の遅延線４４０−２に結合される。
【００６４】
第２の遅延線４４０−２からのシングルエンド出力は第２のフィードバック制御マルチプレクサ４１４−２にフィードバックされる。第２の遅延線４４０−２中のタップは第１の経路選択マルチプレクサ４５０の第２の入力に結合される。同様に、シングルエンド遅延パルスは第２の経路選択マルチプレクサ４５２の第２の入力に結合される。
【００６５】
ＵＰとＤＯＷＮの両方が、ＵＰ−ＤＯＷＮペアの終了を示すハイになった後で、フラッシュ信号がしばらくの間ローになり、遅延線にゼロが入ることが可能になる。この動作は、遅延線をクリアし、次の測定のために遅延線をリセットする。
【００６６】
フィードバック制御「ＦＢ−Ｕ＿ｃｔｒｌ」は入力「ＵＰ」の回路の分岐用であり、「ＦＢ−Ｄ＿ｃｔｒｌ」は入力「ＤＯＷＮ」の回路の分岐用である。ＵＰまたはＤＯＷＮのどちらの入力が最初にきても、そのフィードバック制御信号はハイになり、パルスリサイクルが可能になる。フィードバック制御信号は、ＵＰ−ＤＯＷＮペアが完了するとローになる。
【００６７】
第１の経路選択マルチプレクサ４５０の制御入力におけるＳｅｌ信号は、どちらの遅延線が読み取られるかを制御する。ＵＰがＤＯＷＮより先にきた場合は、ＵＰ入力の遅延線の出力がフェッチレジスタ４６０に接続され、ＤＯＷＮがＵＰに先行する場合は、ＤＯＷＮ入力の遅延線の出力が接続される。
【００６８】
ＵＰがＤＯＷＮに先行する場合、Ｓｅｌ＿１制御信号は、それが制御する第２の経路選択マルチプレクサ４５２をＦＢ−Ｕが通過できるようにし、ＤＯＷＮがＵＰに先行する場合はＦＢ−Ｄが通過できるようにする。
【００６９】
Ｓｅｌ＿２信号は、ＵＰまたはＤＯＷＮのうちの先にきたほう｜ＵＰ−ＤＯＷＮ｜によってトリガされるスタート信号でハイになり、選択された遅延パルスがカウンタ４７０に入ることが可能になる。Ｓｅｌ＿２信号はローになり、したがってパルスを阻止し、その立上りエッジはＵＰ−ＤＯＷＮペアの終了を意味する。したがって、ある意味で、必要なときにカウンタ４７０が使用可能になる。
【００７０】
動作中、第１の処理経路および第２の処理経路の両方がＰＦＣからのそれぞれのＵＰ信号およびＤＯＷＮ信号によってトリガされる。各処理経路におけるトリガ信号はパルス生成器をトリガする。パルス生成器からのパルスはタップ付き遅延線に結合される。タップ付き遅延線からの出力は、遅延パルスがパルス生成器を再トリガするように動作するように、パルス生成器のトリガ入力にフィードバックされる。遅延線を通したパルスの各完全遷移はカウンタを増分する。変換期間の終了時に、総遅延は、タップ付き遅延線のタップを考察することによって判断できる、カウンタの値と遅延線の遅延との積と、遅延線を通したパルスの部分遷移との和であると判断できる。選択器コントローラは、カウンタおよびタップ付き遅延レジスタが第１の処理経路からの値を記憶するか、第２の処理経路からの値を記憶するかを判断する。
【００７１】
ＴＤＣ４００では、ＵＰ−ＤＯＷＮペアが開始する前に、「フラッシュ」制御信号および「フィードバック」制御信号は、それらが制御するマルチプレクサが、遅延線４４０−１および４４０−２の内容をフラッシングし、カウンタ４７０をリセットするために「ＵＰ」入力および「ＤＯＷＮ」入力を通過させるように制御される。
【００７２】
「ＵＰ」および「ＤＯＷＮ」の立上りエッジに応答して、対応するパルス生成器（ＰＧ）４２０−１および４２０−２は、ＵＰハイまたはＤＯＷＮハイの期間とは無関係に、固定持続時間のパルスを生成する。次いで、このパルスは、その出力において、立上りエッジおよび立下りエッジを時間整合させるそれぞれのエッジアライナ（ＥＡ）４３０−１および４３０−２を通過する。立上りエッジおよび立下りエッジは位相差測定のために差動遅延線内で利用される。エッジ整合の後、パルスは絶対値測定のために遅延線４４０−１または４４０−２に入る。
【００７３】
ＵＰまたはＤＯＷＮのどちらの入力が最初にきても、立上りエッジがフィードバックマルチプレクサ４１４−１または４１４−２を通過した後で、その対応するフィードバック制御信号はハイになる。しかしながら、後に到着した入力に対応するフィードバック制御信号は、その立上りエッジが到着した後もローのままである。このように、位相差が遅延線時間長よりも大きい場合、最初に到着したパルスのみが遅延線を通過し、ループバックすることが許される。後に到着したパルスＵＰまたはＤＯＷＮは、立上り信号の遅延線を読み取るために使用され、したがってループバックすることが許される必要はない。
【００７４】
最初に到着した入力の遅延線４４０−１または４４０−２のパルス出力は、「Ｓｅｌ＿１」および「Ｓｅｌ＿２」によって制御されるマルチプレクサ４５２および４５４を通してカウンタ４７０の入力に接続される。位相差が全遅延線持続時間を超える場合、遅延線４４０−１または４４０−２からきた遅延パルスは、そのカウントを増分するカウンタ４７０に入る。この遅延パルスはまた、ループバックして、再びそのそれぞれの遅延線４４０−１または４４０−２を通過する。図４Ａの実施形態では、遅延パルスはパルス生成器を再トリガする。このサイクルは、第２のＵＰ入力またはＤＯＷＮ入力が到着するまで反復する。第２の入力は現在のＵＰ−ＤＯＷＮペアの終了を意味し、制御信号「Ｓｅｌ＿２」がローになり、カウンタの入力を阻止する。この時点で、関係する遅延線も、後に到着した入力によって読み取ることができ、その状態は遅延線中のフリップフロップまたは他のレジスタに記憶される。
【００７５】
次のＵＰ−ＤＯＷＮペアが開始すると、カウンタの読みはフリップフロップの中間層に記憶され、そこから後続のＦＲＥＦエッジにおいて読み取られる。「Ｓｅｌ」制御信号は、選択された遅延線出力（フリップフロップ出力）をフェッチレジスタ４６０に接続する。フェッチレジスタ４６０は、たとえば、遅延線出力を読み取るＦＲＥＦによってクロック制御されるフリップフロップのグループとすることができる。したがって、ＦＲＥＦエッジごとに、ＴＤＣ４００の出力Ｃ＜０：４＞およびＤ＜０：４７＞が更新される。
【００７６】
選択コントローラ４８０は、ＵＰ、ＤＯＷＮ、およびＦＲＥＦ信号に基づいて様々な制御信号を生成するように構成された１つまたは複数のモジュールとして実装できる。図１１〜図１５は、選択コントローラ２８０内のモジュールのいくつかの例を含む。
【００７７】
図４Ｂは、図２のＡＤＰＬＬにおいて使用できるような、位相デジタル変換器２３０の代替実施形態の簡略機能ブロック図である。図４Ｂの位相デジタル変換器２３０の実施形態は図４Ａの絶対値変換器４００と同様である。ただし、図４Ｂの位相周波数変換器２３０は、位相周波数変換器の必要なしに、および対称処理経路の必要なしに、実質的に位相デジタル変換プロセス全体を実行するように構成できる。第１の信号処理経路は、第２の処理経路によって定義される時間期間中の位相差のデジタル値を判断する要素を含む。
【００７８】
図４Ｂの位相周波数変換器２３０のいくつかの部分は明快のために省略されている。たとえば、遅延線４４０をフラッシングするためのハードウェアは省略されているが、図４Ａに示すハードウェアと同様とすることができる。同様に、遅延線４４０のステータスを読み取ることに関連するハードウェアはブロック図から省略されているが、図４Ａの絶対値変換器の図示の構成と実質的に同様とすることができる。
【００７９】
図４Ｂの位相デジタル変換器（ＰＤＣ）２３０は、単一の遅延経路とフィードバック経路とを含む。ＰＤＣ２３０は、図４Ａに示す変換器とほとんど同じ方法でデジタル値を判断するが、対称経路を使用しない。カウンタ４７０は、遅延線を通したパルスの完全遷移の数を示すカウント値を記憶し、遅延線値から読み取られる値は、遅延線４４０を通したパルスの遷移の部分を示す。
【００８０】
ＰＤＣ２３０は、それぞれ基準クロックと分周信号とを遅延させるように動作する第１の固定遅延４９０−１と第２の固定遅延４９０−２とを含む。固定遅延４９０−１および４９０−２は、２つの信号処理経路を通した信号の選択を制御するために使用される符号値の処理を可能にするわずかな遅延を導入するために使用される。固定遅延４９０−１および４９０−２からの出力は、第１の経路選択マルチプレクサ４１６−１の入力および第２の経路選択マルチプレクサ４１６−２の入力に結合される。
【００８１】
第１の処理経路は第１の経路選択マルチプレクサ４１６−１を含む。第１の経路選択マルチプレクサ４１６−１の出力は、基準クロックから発生したか分周信号から発生したかにかかわらず、実質的に最初に到着した信号の遷移である。第１の経路選択マルチプレクサ４１６−１からの出力は第１のパルス生成器４２０−１の入力に結合される。第１のパルス生成器４２０−１の出力は、遅延線４４０からの出力に対応する、パルス生成器出力または遅延パルス出力の一方を選択するように構成されたループマルチプレクサ４９２の第１の入力に結合される。
【００８２】
ループマルチプレクサ４９２の出力は遅延線４４０に結合される。遅延線４４０は遅延パルス出力をカウンタ４７０の入力に結合する。遅延線４４０からの各パルス出力はカウンタ４７０中のカウント値を増分する。遅延線４４０は遅延パルス出力をループマルチプレクサ４９２の第２の入力に結合する。
【００８３】
ループマルチプレクサ４９２は、各ＰＤＣ変換サイクルの開始時に第１のパルス生成器４２０−１出力を選択するように最初に構成される。ループマルチプレクサ４９２を通した初期パルス遷移に続いて、ループマルチプレクサ４９２によって選択された入力を制御するループ制御信号は、第２のフィードバック入力を選択するようにループマルチプレクサ４９２を制御する。ループマルチプレクサ４９２は、第２の処理経路によって示される変換サイクルの終了まで、フィードバック入力を選択し続ける。
【００８４】
第２の経路選択マルチプレクサ４１６−２への入力は第１の経路選択マルチプレクサ４１６−１への入力に対して反転されている。マルチプレクサ４１６−１および４１６−２の両方の信号選択制御は符号信号に結合される。したがって、第２の処理経路中の第２の経路選択マルチプレクサ４１６−２は、第２の到着信号を選択するように動作する。
【００８５】
第２の経路選択マルチプレクサ４１６−２からの出力は第２のパルス生成器４２０−２の入力に結合される。第２のパルス生成器４２０−２の出力は変換制御マルチプレクサ４９４の第１の入力に結合される。変換制御マルチプレクサ４９４の出力は、遅延線４４０の読取り入力、ならびにカウンタ４７０のクロック入力またはレジスタ入力に結合される。
【００８６】
変換制御マルチプレクサ４９４の出力のローからハイへの遷移は、変換サイクルの終了を示す変換終了信号であり、レジスタへのタップ付き遅延線値をクロック制御するように、およびレジスタへのカウンタ４７０の値をクロック制御するように動作することができる。
【００８７】
変換制御マルチプレクサ４９４は、各ＰＤＣ変換サイクルの開始時に、ローまたはゼロ値などの所定の値を選択するように最初に構成される。変換制御マルチプレクサ４９４は、ループ制御信号に基づいて、第１の処理経路におけるパルス生成器出力が遅延線４４０に入ると、第２のパルス生成器４２０−２からの出力を選択するように動作する。第２のパルス生成器４２０−２および変換制御マルチプレクサ４９４の使用はまた、制御信号が受けた伝搬遅延を第１の信号処理経路における最初の信号の伝搬遅延に一致させるのを助ける。
【００８８】
変換サイクルの終了時に、位相差のデジタル値は、カウンタ値とタップ付き遅延線４４０からの値とによって与えられる。カウンタ値は、遅延線を通したパルスの完全遷移の数を示し、タップ付き遅延線４４０からの値は、遅延線４４０を通したパルスの部分遷移を示す。
【００８９】
図５は、図４ＡのＴＤＣまたは図４ＢのＰＤＣにおいて使用できるパルス生成器４２０の一実施形態の簡略機能ブロック図である。パルス生成器４２０は、その入力において立上りエッジに応答して固定幅のパルスを生成するように構成される。パルスの幅は、遅延線の全遅延よりも小さい、ほとんどどんな幅にも構成できる。図５のパルス生成器４２０は、１５０ｐｓのオーダーの狭いパルス幅を与えるように構成される。他のパルス生成器構成は、３７０ｐｓのオーダーまたは何らかの他の継続時間のパルス幅を与えるように構成できる。
【００９０】
パルス生成器４２０は、パルス生成器４２０入力に結合された入力を有する第１のインバータ５１０を含む。ｐ型ＦＥＴ５２０のソースおよびｎ型ＦＥＴ５４０のソースはまたパルス生成器４２０入力に結合される。
【００９１】
第１のインバータ５１０からの出力は第２のインバータ５１２の入力に結合される。第１のインバータ５１０からの出力はまたｎ型ＦＥＴ５４０のゲートに結合される。第２のインバータ５１２からの出力は、ｐ型ＦＥＴ５２０のゲートと、そのソースが接地または電圧復帰に結合されたプルダウンＦＥＴ５３０のゲートとに結合される。ｐ型ＦＥＴ５２０、ｎ型ＦＥＴ５４０、およびプルダウンＦＥＴ５３０のドレインは、共通接続を共有し、パルス生成器４２０の出力に共通である。
【００９２】
最初のロー状態から開始し、ｐ型ＦＥＴ５２０は導通せず、プルダウンＦＥＴ５３０は導通せず、ｎ型ＦＥＴ５４０は導通し、それによってロー入力状態を出力に結合し、補強する。
【００９３】
入力信号の立上りエッジにおいて、第１のインバータ５１０は、伝搬遅延後にその出力をロー状態に遷移する。これはｎ型ＦＥＴ５４０上に否定ゲートソース電位を生成し、それによってｎ型ＦＥＴ５４０をハイインピーダンス状態に遷移する。
【００９４】
ｐ型ＦＥＴ５２０は、第２のインバータ５１２を通して伝搬する信号より前に否定ゲートソース電位に遭遇する。この時間期間中に、ｐ型ＦＥＴ５２０が導通し、ハイ入力レベルを出力に結合する。
【００９５】
第１のインバータ５１０のロー状態への遷移は、伝搬遅延後に第２のインバータ５１２の出力をハイ状態に遷移させる。第２のインバータ５１２の出力がハイに遷移すると、ｐ型ＦＥＴ５２０のゲートの電圧が上がり、それによってｐ型ＦＥＴ５２０の導通を切断する。第２のインバータ５１２の出力のハイ状態への遷移はまた、プルダウンＦＥＴ５３０を導通させ、それによって出力をプルダウンし、浮動出力を防ぐために出力から接地への経路を与える。
【００９６】
入力におけるハイ状態からロー状態への遷移は、パルス生成器４２０の出力における状態の変化を引き起こさず、プルダウンＦＥＴ５３０をハイインピーダンス状態に遷移させる。しかしながら、ｎ型ＦＥＴは導通状態に遷移し、それによってパルス生成器４２０出力のためのプルダウン経路を与える。
【００９７】
図６は、タップ付き遅延線６００の部分の一実施形態の簡略機能ブロック図である。タップ付き遅延線６００の部分は、たとえば、図４ＡのＴＤＣにおける遅延線の部分とすることができる。
【００９８】
遅延線６００は、３つの入力で構成できる。入力の２つは、遅延要素のチェーンに結合された差動入力に対応する。第３の入力は、その到着時に遅延チェーンの状態をラッチする「読取り」信号を受信する。遅延要素の状態は、後でフェッチレジスタブロックに読み取るか、またはさもなければＦＲＥＦエッジにおいてフェッチレジスタブロックにラッチすることができる。
【００９９】
図６の遅延線６００は、６５ｎｍ ＣＭＯＳプロセスにおいて入手できる最小論理レベル再生遅延とほぼ同じであり、これは実質的にネイティブインバータの伝搬遅延と同じである２２ｐｓの分解能を有する。この遅延分解能は、通常２つのインバータからなる、バッファを通した最小遅延の実質的に半分である。遅延要素としてバッファの代わりにインバータを使用することによる解像度改善が可能であるためには、その偶数と奇数の特性を一致させること、すなわち立上り時間と立下り時間とを同じにすることが必要である。
【０１００】
遅延チェーン６１０は、直列に構成された平衡インバータ、たとえば６１２ａ、６１２ｂを使用して実装される。遅延チェーン６１０は、２つの並列インバータチェーンを使用して実装される。インバータチェーンは、非常に狭い（〜２ｐｓ）平衡準安定ウィンドウをもつ、差動フリップフロップ、たとえば６６２−ｋによって、交互に読み取られる。奇数のインバータに続くｋ番目のＤフリップフロップ６６２−ｋは、第１のインバータチェーンに結合されたそのＤ入力と、第２の並列インバータチェーン上の対応するポイントに結合されたそのＤ−入力とを有する。（ｋ＋１）Ｄフリップフロップ６６２−（ｋ＋１）は、（ｋ＋１）インバータに続く第２の並列インバータチェーンに結合されたそのＤ入力、６１２−（ｋ＋１）と、（ｋ＋１）インバータに続く第１のインバータチェーンに結合されたそのＤ−入力、６１３−（ｋ＋１）とを有する。このようにして、各Ｄフリップフロップ、たとえば６６２−ｋ、６６２−（ｋ＋１）、６６２−（ｋ＋２）からのレジスタ出力は、同じ極性を有し、各遅延要素に続く遅延線６１０をタップする。
【０１０１】
遅延線６１０は、４８の要素（２つの並列遅延チェーン上の合計９６のインバータ）、したがってほぼ１ｎｓの公称時間期間で構成できる。２つのそのような遅延線６１０はＰＤＣによって採用される。一方の遅延線では、ＵＰ信号によってトリガされたパルスが遅延チェーンを通過し、ＤＯＷＮ信号フリップフロップをクロック制御し、その到着時に遅延チェーン状態を読み取るが、他方の遅延線では、ＤＯＷＮ信号によってトリガされたパルスが遅延チェーンを通過し、ＵＰ信号がフリップフロップ、たとえば６６２をクロック制御する。
【０１０２】
選択コントローラは、ＵＰ信号とＤＯＷＮ信号のどちらが最初に到着したかを判断し、関係する遅延がフリップフロップから読み取られる関係する遅延線を制御する。遅延線によって「ＵＰ」信号および「ＤＯＷＮ」信号に提示される負荷は符号に依存しない。したがって、「ＵＰ」遅延線および「ＤＯＷＮ」遅延線６１０のための別段の同じ経路における非理想性による時間不一致は、出力において単純な時間オフセットのように見え、これは、おそらく位相ロックに影響を及ぼさない。
【０１０３】
しかしながら、ただ１つの遅延線が使用され、それらの到着順序に応じて「ＵＰ」パルスおよび「ＤＯＷＮ」パルスが単一の遅延チェーン６１０にルーティングされる場合、遅延線入力を判断する符号依存ルーティング後の非理想性による時間不一致は非線形性に変わる。符号依存ルーティング後の不一致は、伝達関数を、原点におけるジャンプまたはオフセットとして表される非線形性を有する伝達関数に変更する。
【０１０４】
図７は、図３ＡのＴＤＣにおいて使用されるエッジアライナなど、エッジアライナ４３０の一実施形態の簡略機能ブロック図である。
【０１０５】
エッジアライナ４３０は、遷移時間の差が小さい（〜３０ｐｓ）立上りエッジと立下りエッジとを有する差動信号を取得し、立上りエッジと立下りエッジとが整合されたエッジ整合出力を与える。
【０１０６】
エッジアライナ４３０は並列インバータ経路を含み、立上り遅延と立下り遅延とを等化するために特定のインバータ出力の後に信号の相互結合が行われる。各インバータチェーンにおいて使用されるインバータのサイズは、エッジアライナ４３０の出力が、大きい負荷を提示するバッファを駆動できるように、チェーンに沿って徐々に増大させることができる。図７の実施形態では、長方形で囲まれた部分は、エッジ整合の作業を行うユニットである。より良い結果を得るために、２つのそのようなブロックが使用されている。第２のエッジ整合ブロックは、チェーンに沿って駆動機能を増大させるために、より大きいトランジスタを有することができる。
【０１０７】
図８は、カウンタ８００の一実施形態の簡略機能ブロック図である。カウンタ８００は、５ビットカウンタとして構成され、フリップフロップ８１０−１〜８１０−５の直列構成を含む。各フリップフロップ、たとえば８１０−１は、その反転出力をＤ入力に戻す。さらに、各フリップフロップ、たとえば８１０−１からの出力は次のフリップフロップをクロック制御し、たとえば、ＤＦＦ８１０−１からの出力はＤＦＦ８１０−２をクロック制御する。
【０１０８】
クリア制御信号は、次のカウントサイクルが開始する前にカウンタ８００をリセットする。図９に示す代替実施形態では、クリア制御信号は、カウンタ４７０の出力がフリップフロップの別の層に記憶された後に発生する。カウントサイクルの開始は、ＮＤＩＶエッジによってトリガできるので、ＦＲＥＦエッジとは無関係である。その場合、カウンタ値が失われるのを防ぐために、新しいサイクルが開始する前に前のカウンタ出力を記憶しなければならない。したがって、カウンタ８００の読みは、次のサイクルが開始する前に、フリップフロップ（図示せず）に記憶され、後続のＦＲＥＦエッジにおいてフリップフロップの別の層によって読み取られる。
【０１０９】
図９は、フリップフロップの複数の層を有するカウンタ４７０の代替実施形態の簡略機能ブロック図であり、図４ＡのＴＤＣにおいてカウンタとして使用できる。
【０１１０】
新しいＵＰ−ＤＯＷＮペアが開始すると、「Ｃｏｕｎｔｅｒ＿ｃｌｅａｒ」におけるパルスが続き、これがフリップフロップ９１０−１〜９１０−５の第１の層にカウンタ出力を記憶し、カウンタ８００をクリアする。後でＦＲＥＦエッジが到着した後、この層のフリップフロップ、９１０−１〜９１０−５からの出力はフリップフロップ９２０−１〜９２０−５の第２の層に記憶される。フリップフロップ９２０−１〜９２０−５の第２の層は、基準クロックＦＲＥＦの遅延バージョンとすることができるＤＸＯによってクロック制御される。たとえば、遅延基準クロックＤＸＯは、３フリップフロップクロック対Ｑ遅延だけＦＲＥＦを遅延させることによって実装できる。
【０１１１】
遅延クロックを使用することは、ＵＰ−ＤＯＷＮペアがＦＲＥＦで開始する状況に対処するために好ましい。「Ｃｏｕｎｔｅｒ＿ｃｌｅａｒ」におけるパルスがこのＦＲＥＦエッジに続き、フリップフロップ９１０−１〜９１０−５の第１の層において出力された信号は古く、ＦＲＥＦエッジにおいて更新された値でない可能性がある。
【０１１２】
図１０は、各ＴＤＣ変換動作より前にカウンタをクリアする際に使用するカウンタクリア生成器１０００の一実施形態の簡略図である。カウンタクリア生成器１０００は、第１のバッファ１０１２を有する第１のＤフリップフロップ１０１０を含み、バッファ１０１２の入力は第１のＤフリップフロップ１０１０のＱ出力に結合され、バッファ１０１２の出力は第１のＤフリップフロップ１０１０のリセット入力に結合される。Ｄ入力はハイに引き上げられる。クロック入力は基準発振器ＦＲＥＦに結合される。したがって、第１のＤフリップフロップ１０１０は、ＦＲＥＦの各立上りエッジにおいてパルスを生成するように構成される。
【０１１３】
第１のＤフリップフロップ１０１０からのＱ出力はまた第２のＤフリップフロップ１０２０のクロック入力に結合される。第２のＤフリップフロップ１０２０のＤ入力はＰＦＤからのＵＰ信号を受信する。第２のＤフリップフロップ１０２０のＱ出力は第２のバッファ１０２２の入力に接続される。第２のバッファ１０２２の出力は第２のＤフリップフロップ１０２０のリセット入力に接続される。
【０１１４】
第１のＯＲゲートが、その入力においてＵＰ信号とＤＯＷＮ信号とを受信し、その２つの信号の論理ＯＲを出力する。第１のＯＲゲート１０３０の出力は第１のパルス生成器１０４２をトリガし、第１のパルス生成器１０４２の出力は第２のＯＲゲート１０５０の入力に結合される。
【０１１５】
第２のＤフリップフロップ１０２０のＱ出力は第２のパルス生成器１０４４をトリガし、第２のパルス生成器１０４４の出力は第２のＯＲゲート１０５０の第２の入力に結合される。第２のＯＲゲートの出力はカウンタクリア信号である。
【０１１６】
カウンタクリア生成器１０００は、あらゆるＵＰ−ＤＯＷＮペアの開始の後にパルスを生成する。このペアがＵＰまたはＤＯＷＮにおける立上りエッジにより開始する場合、所要のパルスを生じるパルス生成器Ｐ１においてパルスが生成される。ただし、このＵＰ−ＤＯＷＮペアが前のＦＲＥＦサイクル中のアクティビティにより存在する場合、それに先行する第１のＯＲゲート１０３０の出力はすでにハイなので、Ｐ１においてパルスは生成されないであろう。Ｐ２において第２のパルス生成器１０４４からのパルスが生成されるのは、この場合である。この状況では、「ＵＰ」は前のＦＲＥＦエッジにおいてハイになり、それ以降ハイである。現在のＦＲＥＦエッジにおいて、「ＵＰ」はハイのはずである。第１のＤフリップフロップ１０１０の後続のＦＲＥＦエッジ出力がハイになり、次いで少し後にリセットされる（事実上その出力においてパルスが生成される）。このパルスは「ＵＰ」をサンプリングし、それがハイである場合、Ｐ２においておよび「Ｃｏｕｎｔｅｒ＿ｃｌｅａｒ」において第２のパルス生成器１０４４からパルスを生成する。「ＵＰ」をサンプリングする前に１クロック対Ｑ遅延だけＦＲＥＦエッジを遅延させる理由は、ＮＤＩＶがＦＲＥＦの前であるがそれに極めて近接して到着する状況においてパルス生成を回避するためである。この場合、ＦＲＥＦを遅延させることはＵＰがローになるための時間を与える。ただし、明らかにこの状況では（収集期間など）位相差が大きく、精度がまだ適用には十分なので、遅延がないＦＲＥＦを使用することで大きな誤差を生じない。
【０１１７】
図１１は、「Ｓｅｌ」制御信号生成器の一実施形態の簡略図である。ＤＯＷＮ信号は第１のＤフリップフロップＤＦＦ１、１１１０のＤ入力に結合され、ＵＰ信号はクロック入力に接続される。ＤＦＦ１ １１１０からのＱ出力は第２のＤフリップフロップＤＦＦ２、１１２０のＤ入力に結合される。インバータ１１３０は、基準クロックＦＲＥＦを反転させ、反転信号をＤＦＦ２ １１２０のクロック入力に結合する。
【０１１８】
Ｓｅｌ信号はＦＲＥＦの立下りエッジごとに更新される。したがって、Ｓｅｌ信号は、目的とされる、ＦＲＥＦエッジより、基準クロック期間ＴＲＥＦの半分前に利用可能である。信号は、半分のＴＲＥＦ継続時間がそれを過ぎるまで有効なままである。「ＵＰ」が「ＤＯＷＮ」に先行する場合、ＤＦＦ１ １１１０からの出力はＦＲＥＦエッジの後、数ピコ秒間ハイであり（「ＵＰ」とＦＲＥＦは同期される）、このイベントに続く立下りＦＲＥＦエッジは、次のＦＲＥＦエッジにおいて「Ｓｅｌ」として働くこの値をＤＦＦ２ １１２０にラッチする。
【０１１９】
図１２は、そのスタート信号およびストップ信号がＰＤＣ内のいくつかの他のモジュールによって使用されるスタート／ストップ生成器１２００の一実施形態の簡略図である。「ＵＰ」および「ＤＯＷＮ」から生成されるこれらの２つの信号は、様々な制御信号の生成のためにＴＤＣにおいて使用される。「スタート」における立上りエッジはＵＰ−ＤＯＷＮペアの開始を示し、「ストップ」における立上りエッジはペアの終了を示す。
【０１２０】
ＵＰ信号はＯＲゲート１２１０およびＡＮＤゲート１２２０の第１の入力に結合され、ＤＯＷＮ信号は同じゲートの第２の入力に結合される。ＯＲゲート１２１０からの出力はスタート信号を表し、ＡＮＤゲートの出力はストップ信号を表す。
【０１２１】
図１３Ａおよび図１３Ｂに、それぞれ制御マルチプレクサによって使用される、Ｓｅｌ＿１およびＳｅｌ＿２信号のための生成器１３００および１３５０を示す。２対１マルチプレクサのための２つの制御信号は、パルスがいつ、どの遅延線からカウンタに入ることができるかを判断する。「スタート」信号および「ストップ」信号は、これらの制御信号の生成において使用される。Ｓｅｌ＿１は、「ＵＰ」によってクロック制御された遅延線からの出力パルスがカウンタに入るべきか、「ＤＯＷＮ」によってクロック制御された遅延線からの出力パルスがカウンタに入るべきかを判断し、Ｓｅｌ＿２は、遅延線から来るパルスがカウンタに入るべきか、「０」がカウンタに入るべきかを判断する。
【０１２２】
Ｓｅｌ＿１生成器１３００は、そのＤ入力において／ＤＯＷＮを有し、ＵＰ信号によってクロック制御される、Ｄフリップフロップ１３１０の／Ｑ出力においてＳｅｌ＿１信号を生成する。バッファ１３３０をもつＤフリップフロップ１３２０は、パルス生成器として構成され、ストップ信号の立上りエッジにおいてＳｅｌ＿１Ｄフリップフロップ１３１０へのリセット信号を供給するために使用される。最初に、「スタート」信号の受信後、「Ｓｅｌ＿１」は、ＵＰがＤＯＷＮに先行する場合はローであり、ＤＯＷＮがＵＰに先行する場合はハイである。「ストップ」が到着すると、「Ｓｅｌ＿１」はハイになる。
【０１２３】
Ｓｅｌ＿２生成器１３５０は、スタート信号に基づいてＳｅｌ＿２信号を生成する。そのＤ入力をハイに引き上げられる第１のＤフリップフロップ１３６０は、スタート信号を使用して、スタート信号の立上りエッジにおいてＱ出力へのハイレベルをクロック制御する。第１のＤフリップフロップ１３６０のＱ出力は、そのＤ入力がハイに引き上げられた第２のＤフリップフロップ１３７０をクロック制御するために使用される。したがって、Ｓｅｌ＿２信号は、スタート信号によってトリガされ、２クロック対Ｑフリップフロップ遅延だけ遅延される。パルス生成器として構成された第３のＤフリップフロップおよびバッファ１３９０は、ストップ信号の立上りエッジにおいて第１のＤフリップフロップ１３６０および第２のＤフリップフロップ１３７０のリセット入力にパルスを出力する。したがって、Ｓｅｌ＿２は、「スタート」の立上りエッジとともにハイになり、立上り「ストップ」エッジとともにローになり、したがって遅延線出力パルスがカウンタに入るのを止める。
【０１２４】
図１４Ａおよび図１４Ｂに、フィードバック制御信号のための生成器１４００および１４５０を示す。これらのフィードバック制御信号は、遅延線パルス出力のそれぞれの遅延線の入力において別のパルスをトリガするために遅延線パルス出力をループバックすべきかどうかを判断する。最初に到着する入力信号「ＵＰ」または「ＤＯＷＮ」は、２番目の入力または「ストップ」信号が到着するまで、ループバックすることが可能である。ただし、２番目に到着する入力は、そのそれぞれの処理経路中の遅延パルスをループバックさせない。
【０１２５】
ＵＰフィードバック制御生成器１４００はＵＰフィードバック経路を制御するように動作する。「ＵＰ」が「ＤＯＷＮ」に先行する場合、ＤＦＦ１ １４１０の出力は、ＵＰ信号の立上りエッジに続いてハイになる。Ｓｅｌ＿２がハイである場合（スタート後に２クロック対Ｑ遅延が生じる）、ＵＰが通過する遅延線はフィードバックモードに入る。ＡＮＤゲート１４１２は、ＤＦＦ１ １４１０出力と「Ｓｅｌ＿２」との論理積を生成して、「Ｓｅｌ＿２」はスタート後ハイになり、これはＵＰ−ＤＯＷＮペアのスタートから約１ゲート遅延後にハイになるので、入力パルスがフィードバックマルチプレクサを通ってパルス生成器の入力に到るのに十分な時間が与えられた後でのみ、入力経路が切断されてフィードバック経路を形成することを保証するリセットフリップフロップＤＦＦ２ １４２０は、ストップ信号の到着の後にリセットパルスを生成するようにバッファ１４３０で構成される。
【０１２６】
ＤＯＷＮフィードバック制御生成器１４５０は、ＤＯＷＮフィードバック経路を制御するように動作し、ＵＰフィードバック制御生成器と実質的に同じように構成されるが、ＤＯＷＮ信号への接続とＵＰ信号への接続とが反転される。ＤＯＷＮがＵＰに先行する場合、ＤＦＦ３ １４６０の出力はＤＯＷＮ信号の立上りエッジに続いてハイになる。ＡＮＤゲート１４６２は、ＤＦＦ３ １４６０出力とＳｅｌ＿２との論理積を生成する。リセットフリップフロップＤＦＦ４ １４７０は、ストップ信号の到着の後にリセットパルスを生成するようにバッファ１４８０で構成される。
【０１２７】
図１５は、フラッシュ制御生成器１５００の一実施形態の簡略図である。ＰＤＣは、各ＵＰ−ＤＯＷＮペアの終了後、および入力信号が次のサイクルを開始する前に、パルスの両方の遅延線をフラッシングまたはさもなければクリーニングするように構成される。これは、フィードバック接続および入力接続を切断し、論理「０」を遅延線に注入し、入力を再接続する前に遅延チェーン時間長よりも長い継続時間にわたって待機することによって行われる。
【０１２８】
フラッシュ制御生成器１５００はＤフリップフロップ１５１０、１５２０、１５３０の直列接続を含み、その数は総遅延線遅延の継続時間に基づいて判断できる。すべてのＤ入力はハイに引き上げられる。チェーンにおける最初のＤフリップフロップ１５１０はストップ信号によってクロック制御される。第１のＤフリップフロップ１５１０からの出力は、フラッシュ制御信号を出力するインバータ１５４０を駆動する。各後続のＤフリップフロップ、たとえば１５２０および１５４３は、先行するＤフリップフロップからの出力によってクロック制御される。最後のＤフリップフロップ１５３０は、チェーンにおけるすべてのＤフリップフロップの状態をリセットするバッファ１５５０を駆動する。
【０１２９】
したがって、フリップフロップのチェーンは、ストップ信号に続いて１クロック対Ｑ遅延および１伝搬遅延後にハイに遷移する出力を与えるように構成される。フラッシュ制御信号は、バッファ１５５０の伝搬遅延によってさらに遅延される後続のＮクロック対Ｑ遅延をリセットする。
【０１３０】
「ストップ」が到着した後、両方のフィードバック制御信号はローになり、フィードバック経路を切断し、次いで「フラッシュ」もローに設定され、したがって入力接続を切断し、遅延線に「０」を注入する。「フラッシュ」は、入力接続を再確立した少し後に（約５クロック対Ｑ遅延）ハイになる。入力接続は、少しの間切断されるので、次のＵＰ−ＤＯＷＮペアがこの期間中にスタートすると失われる、すなわち、ブラインドゾーンが生じることになる。この設計では、フラッシュにより、ブラインドゾーンの継続時間は標準状態下で約１．５ｎｓである。ただし、「フラッシュ」は実際に「ストップ」が来た後に起こり、ＵＰ−ＤＯＷＮペアが終了した後は起こらないので、１つのＴＲＥＦ継続時間よりも長い位相差中にブラインドゾーンが生じないように留意することが重要である。
【０１３１】
図１６は、位相デジタル変換の方法１６００の一実施形態の簡略フローチャートである。方法１６００は、たとえば、図２のＡＤＰＬＬ中に示す位相デジタル変換器（ＰＤＣ）によって実装できる。
【０１３２】
方法１６００はブロック１６１０において開始し、ＰＤＣは、たとえば、電圧制御発振器からの分周信号とすることができる発振器信号を受信する。図２のＡＤＰＬＬの例では、ＰＤＣによって受信される発振器信号は、デジタル制御発振器からの分周信号である。
【０１３３】
ＰＤＣはブロック１６２０に進み、ＰＤＣは、たとえば水晶発振器信号とすることができる基準クロック信号を受信する。集積回路ＡＤＰＬＬの一実施形態では、オンチップ基準発振器とともに、集積回路の外部にある水晶を使用することができる。方法１６００はＰＤＣを発振器信号の受信の後に基準クロックを受信するものとして示すが、ＰＤＣは一般に両方の信号を同時に、直列でなく受信する。
【０１３４】
ＰＤＣは、ブロック１６３０に進み、発振器信号および基準クロックに基づいて位相周波数検出（ＰＤＣ）信号（１つまたは複数）を生成する。図２の実施形態では、ＰＦＤはＵＰ信号とＤＯＷＮ信号とを生成するが、用語「ＵＰ」および「ＤＯＷＮ」は２つの信号を区別しているにすぎず、機能的な説明ではない。
【０１３５】
ＰＤＣはブロック１６４０に進み、ＰＤＣ信号に基づいて時間デジタル変換を生成する。図２の実施形態では、ＴＤＣは、対称遅延線を使用して、位相差の符号と位相差の絶対値とを生成するように構成され、デジタル値は、１つの対称遅延線を通した１つまたは複数の部分パルス遷移と、遅延線を通した完全遷移の数とに基づく。
【０１３６】
ＰＤＣはブロック１６５０に進み、デジタル値を符号および絶対値として戻す。符号はＰＦＤ信号から判断され、絶対値はＰＦＤ信号とともに遅延線処理から判断される。
【０１３７】
図１７は、時間デジタル変換の方法１７００の一実施形態の簡略フローチャートである。本方法は、たとえば図２のＴＤＣによって実行でき、符号は図３Ａに示す方法で判断され、絶対値は図４Ａに示す方法で判断される。
【０１３８】
方法１７００はブロック１７１０において開始し、ＴＤＣがＰＦＤからの１つまたは複数の信号を受信する。図３Ａの実施形態では、ＰＦＤは、基準クロックと発振器信号、およびそれらの互いに関係するタイミング関係（位相）に基づいて、ＵＰ信号とＤＯＷＮ信号とを生成する。
【０１３９】
ＴＤＣはブロック１７２０に進み、ＰＦＤ信号に基づいて位相差の符号を判断する。符号は、基準クロックが発振器信号に先行するか、その逆であるかを示す。
【０１４０】
ＴＤＣはブロック１７３０に進み、ＰＦＤ信号（１つまたは複数）に基づいて少なくとも１つのパルスを生成する。図４Ａの実施形態では、ＴＤＣは対称処理経路を用いて構成され、ＴＤＣは各経路中のパルス生成器をトリガする。ＴＤＣは、ＵＰ信号に基づいてパルス生成器をトリガし、ＤＯＷＮ信号に基づいて第２の対称経路中の第２のパルス生成器をトリガする。
【０１４１】
ＴＤＣは、ブロック１７４０に進み、それぞれの処理経路中のそれぞれの遅延線にパルスを結合する。ＴＤＣはブロック１７５０に進み、どの経路がアクティブ経路であるかを判断する。すなわち、ＴＤＣは、ＴＤＣ絶対値変換のためにどちらの対称処理経路を使用すべきかを判断する。アクティブ経路は、総時間差が完全遅延遷移を超える場合に使用されるパルスフィードバック経路が有効である経路を表す。
【０１４２】
ＴＤは決定ブロック１７６０に進み、パルスが遅延線を通して完全に遷移したかどうかを判断する。完全に遷移していない場合、ＴＤＣは判断ブロック１７６２に進み、変換期間が終了したかどうかを判断する。終了していない場合、ＴＤＣはブロック１７６０に戻り、遅延線を通したパルスの経過を監視する。判断ブロック１７６２において、変換期間が終了したとＴＤＣが判断した場合、ＴＤＣはブロック１７９０に進み、変換値を判断する。
【０１４３】
判断ブロック１７６０において、パルスが遅延線を完全に通過した場合、ＴＤＣはブロック１７７０に進み、アクティブ経路の遅延線をパルスが完全に通過した回数を示すカウンタを増分する。ＴＤＣは判断ブロック１７８０に進み、変換期間が終了したかどうかを判断する。
【０１４４】
変換期間がまだ終了していない場合、ＴＤＣはブロック１７８２に進み、パルスを遅延線の入力にフィードバックする。ＴＤＣは、アクティブ処理経路中で次のパルスをトリガするために、遅延パルスを供給することによって、パルスフィードバックを実行することができる。遅延パルスをアクティブ経路の遅延線の入力にフィードバックした後、ＴＤＣはブロック１７４０に戻る。
【０１４５】
判断ブロック１７８０において、変換期間が終了したとＴＤＣが判断した場合、ＴＤＣはブロック１７９０に進み、変換値を判断する。
【０１４６】
変換値は、遅延の符号と絶対値とを含むことができる。遅延線を通した１全遅延よりも絶対値が小さい場合、絶対値は遅延線を通したパルスの部分遷移を表す細かい位相差値とすることができる。遅延線を通した１全遅延よりも絶対値が大きい場合、絶対値は粗い位相差と細かい位相差とを含むことができる。粗い位相差は、カウンタ値によって示される、遅延線を通した完全遷移の数によって表すことができる。細かい位相差は、前述したのと同様である。
【０１４７】
絶対値が１全遅延よりも大きい場合、ＡＤＰＬＬは収集モードとすることができ、細かい位相差によって分解能を提供する必要はない。このような実施形態では、粗い位相差のみによって絶対値を表すことができ、細かい位相差による寄与を省略することができる。
【０１４８】
本明細書で使用する、結合または接続という用語は、直接的な結合または接続と同様に、間接的な結合を意味するために使用される。２つ以上のブロック、モジュール、デバイス、または装置が結合される場合、２つの結合されたブロックとの間に１つまたは複数のブロックが介在することがある。
【０１４９】
本明細書で開示した実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタロジック、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行できる。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンとすることができる。プロセッサは、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装することもできる。
【０１５０】
本明細書で開示した実施形態に関連して説明した方法、プロセス、またはアルゴリズムのステップは、直接ハードウェアで実施するか、プロセッサによって実行されるソフトウェアモジュールで実施するか、またはその２つの組合せで実施することができる。方法またはプロセスにおける様々なステップまたは行為は、示された順序で実行でき、または別の順序で実行することができる。さらに、１つまたは複数のプロセスまたは方法ステップを省略することができ、または１つまたは複数のプロセスまたは方法ステップを方法およびプロセスに追加することができる。追加のステップ、ブロック、またはアクションを、方法およびプロセスの開始、終了、または介在する既存の要素に追加することができる。
【０１５１】
開示した実施形態の上記の説明は、当業者が本開示を作成または使用できるように行ったものである。これらの実施形態への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の実施形態に適用できる。したがって、本開示は、本明細書で示した実施形態に限定されるものではなく、本明細書で開示した原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
【特許請求の範囲】
【請求項１】
基準クロックおよび発振器信号の一方の先に到着したエッジに基づいて第１のパルスを開始することと、
遅延線を通して前記第１のパルスを結合することと、
前記基準クロックおよび前記発振器信号の一方の後に到着したエッジに基づいて変換終了信号を判断することと、
前記遅延線を通した前記第１のパルスの遷移に基づいて前記基準クロックと前記発振器信号との間の位相差のデジタル値を判断することと
を備える位相デジタル変換の方法。
【請求項２】
前記デジタル値を判断することが、前記遅延線を通した部分遅延を示すタップ付き遅延線値を判断することを備える、請求項１に記載の方法。
【請求項３】
前記遅延線からの出力に基づいてカウンタ値を増分することと、
前記遅延線からの前記出力を前記遅延線の前記入力に戻して結合することと
をさらに備える、請求項１に記載の方法。
【請求項４】
前記デジタル値を判断することが、前記カウンタ値を判断することを備える、請求項３に記載の方法。
【請求項５】
前記デジタル値を判断することが、
前記遅延線を通した完全遷移の数を示すものとして前記カウンタ値を判断することと、
前記遅延線を通した部分遅延を示すタップ付き遅延線値を判断することと
を備える、請求項３に記載の方法。
【請求項６】
前記変換終了信号を判断することが、前記基準クロックおよび前記発振器信号の一方の後に到着したエッジに基づいて第２のパルスを開始することを備える、請求項１に記載の方法。
【請求項７】
前記変換終了信号を判断することが、変換制御マルチプレクサを通して前記第２のパルスを結合することをさらに備え、前記変換終了信号が前記変換制御マルチプレクサの出力を備える、請求項６に記載の方法。
【請求項８】
基準クロックおよび発振器信号の一方の前記先に到着したエッジに基づいて前記第１のパルスを開始することが、
前記基準クロックおよび前記発振器信号の一方の前記先に到着したエッジを判断することと、
前記先に到着したエッジに基づいて第１のパルス生成器をトリガすることと
を備える、請求項１に記載の方法。
【請求項９】
前記先に到着したエッジを判断することが、
前記基準クロックをＤフリップフロップの非反転入力に結合することと、
前記発振器信号を前記Ｄフリップフロップの反転入力に結合することと、
前記基準クロックと前記発振器信号との論理和に基づいて前記Ｄフリップフロップをクロック制御することと、
前記Ｄフリップフロップの出力に基づいて前記先に到着したエッジを示すことと
を備える請求項８に記載の方法。
【請求項１０】
発振器信号の遷移と基準クロックの遷移とに基づいて少なくとも１つの位相周波数検出信号を生成することと、
前記少なくとも１つの位相周波数変換信号に基づいて信号パルスを生成することと、
遅延線を通した前記信号パルスの遷移に基づいて位相差のデジタル値を生成することと
を備える位相デジタル変換の方法。
【請求項１１】
前記位相差を生成することが、前記遅延線を通した前記信号パルスの部分遷移に部分的に基づいて細かい位相差値を生成することを備える、請求項１０に記載の方法。
【請求項１２】
前記細かい位相差を生成することが、
前記信号パルスを、複数の遅延要素の直列接続を有するタップ付き遅延線に結合することと、
前記少なくとも１つの位相周波数変換信号に基づいて前記タップ付き遅延線の各タップからの値を登録することと
を備える、請求項１１に記載の方法。
【請求項１３】
前記位相差を生成することが、前記遅延線を通した前記信号パルスの完全遷移の数に部分的に基づいて粗い位相差値を生成することを備える、請求項１０に記載の方法。
【請求項１４】
前記粗い位相差を生成することが、
前記少なくとも１つの位相周波数検出信号に基づいて読取り信号を生成することと、
前記読取り信号より前に前記遅延線を通した前記信号パルスの完全遷移の数をカウントすることと
を備える、請求項１３に記載の方法。
【請求項１５】
前記基準クロックの選択された遷移に対する前記発振器信号の選択された遷移の到着順序に基づいて前記位相差の符号を生成することをさらに備える、請求項１０に記載の方法。
【請求項１６】
前記遅延線に前記信号パルスを印加する前に前記信号パルスの立上り遷移のタイミングを立下り遷移のタイミングに整合させることをさらに備える、請求項１０に記載の方法。
【請求項１７】
カウンタを増分することと、
前記基準クロックの状態に基づいて後続の信号パルスを生成するために前記遅延線の出力からの遅延信号パルスをフィードバックすることと
をさらに備える、請求項１０に記載の方法。
【請求項１８】
前記位相差を生成することの後に前記遅延線をフラッシングすることをさらに備える、請求項１０に記載の方法。
【請求項１９】
発振器信号を受信することと、
基準クロックを受信することと、
前記発振器信号の遷移と前記基準クロックの遷移とに基づいて、ＵＰ信号とＤＯＷＮ信号とを含む少なくとも１つの位相周波数検出信号を生成することと、
前記ＵＰ信号と前記ＤＯＷＮ信号とに基づいて読取り信号を生成することと、
前記ＵＰ信号に基づいて第１の信号パルスを生成することと、
前記ＤＯＷＮ信号に基づいて第２の信号パルスを生成することと、
前記第１の信号パルスを第１の遅延線に結合することと、
前記第２のパルス信号を第２の遅延線に結合することと、
前記ＤＯＷＮ信号に対する前記ＵＰ信号の遷移に基づいて、そのそれぞれの遅延線を通した、前記第１の信号パルスまたは第２の信号パルスの一方の完全遷移の数をカウントすることと、
前記それぞれの第１の遅延線および第２の遅延線を通した、前記第１の信号パルスまたは前記第２の信号パルスの一方の前記数または部分遷移の少なくとも一方に基づいて、位相差のデジタル値を判断することと
を備える位相デジタル変換の方法。
【請求項２０】
前記第１の信号パルスを前記第１の遅延線に結合する前に前記第１の信号パルスの立上り遷移時間と立下り遷移時間とを整合させることをさらに備える、請求項１９に記載の方法。
【請求項２１】
前記第１の遅延線をフラッシングすることと、
前記第２の遅延線をフラッシングすることと、
前記数を所定の値にリセットすることと、
前記位相差の前記デジタル値を更新することと
をさらに備える、請求項１９に記載の方法。
【請求項２２】
前記第１の信号パルスを前記第１の遅延線に結合することが、前記第１の信号パルスを第１のタップ付き遅延線に結合することを備え、前記位相差の前記デジタル値が、前記第１のタップ付き遅延線の各タップにおけるデジタル値に基づくデジタル値を備える、請求項１９に記載の方法。
【請求項２３】
第１の入力において基準クロック信号を受信し、第２の入力において発振器信号を受信するように構成され、さらに制御入力信号に基づいて前記基準クロック信号または発振器信号の一方を出力するように構成された経路選択マルチプレクサと、
前記経路選択マルチプレクサの出力に結合されたトリガ入力を有する第１のパルス生成器と、
第１の入力においてパルス生成器出力を受信し、前記第２の入力において遅延パルス信号を受信するように構成され、ループ制御信号に基づいて前記パルス生成器出力または前記遅延パルス信号の一方を出力するように構成されたループマルチプレクサと、
前記ループマルチプレクサの出力に結合され、前記遅延パルス信号を出力するように構成され、さらに変換終了信号の受信時に部分パルス遷移を示すように構成された遅延線と、
前記遅延線によって出力されたパルスの数をカウントするように構成され、前記変換終了信号の受信時に前記数を出力するように構成されたカウンタと
を備える位相デジタル変換器。
【請求項２４】
第１の入力において前記基準クロックを受信するように構成され、第２の入力において前記発振器信号を受信するように構成され、さらに前記第１の入力および第２の入力において信号の前記論理和を生成するように構成された論理ＯＲゲートと、
前記基準クロックを受信するように構成された非反転入力と、前記発振器信号を受信するように構成された反転入力と、前記論理ＯＲゲートの出力に結合されたクロック入力とを有するＤフリップフロップとをさらに備え、前記制御入力信号が前記Ｄフリップフロップの出力を備える
請求項２３に記載の位相デジタル変換器。
【請求項２５】
前記遅延線がタップ付き遅延線を備える、請求項２３に記載の位相デジタル変換器。
【請求項２６】
前記遅延線によって出力されたパルスの前記数がゼロでない場合、前記位相デジタル出力が前記数を備える、請求項２３に記載の位相デジタル変換器。
【請求項２７】
前記位相デジタル出力が前記部分パルス遷移を備える、請求項２３に記載の位相デジタル変換器。
【請求項２８】
前記部分パルス遷移が温度符号化デジタル値によって示される、請求項２７に記載の位相デジタル変換器。
【請求項２９】
遅延線を通したパルスの部分遷移および前記遅延線を通した前記パルスの完全遷移の数の少なくとも一方に基づいて、発振器信号と基準クロックとの間の位相差の絶対値を判断するように構成された第１の信号処理経路と、
前記発振器信号と前記基準クロックとを受信するように構成され、前記位相差の符号を判断するように構成された符号生成器と
を備える位相デジタル変換器。
【請求項３０】
発振器信号と基準クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された位相周波数検出器と、
前記位相周波数検出器に結合され、前記ＵＰ信号および前記ＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成されたパルス生成器と、
前記パルス生成器に結合されたタップ付き遅延線と、
前記遅延線の出力に基づいて増分するように構成されたカウンタと、
前記タップ付き遅延線に結合されたレジスタと、
前記ＵＰ信号と前記ＤＯＷＮ信号とに基づいて読取り信号を生成するように構成され、前記レジスタまたは前記カウンタの少なくとも一方における位相差のデジタル値をラッチするように構成された読取り制御生成器と
を備える位相デジタル変換器。
【請求項３１】
前記パルス生成器と前記タップ付き遅延線との間に挿入され、前記パルス信号の立上りエッジの遷移時間を前記パルス信号の立下りエッジの遷移時間と整合させるように構成されたエッジアライナをさらに備える、請求項３０に記載の位相デジタル変換器。
【請求項３２】
前記タップ付き遅延線が複数の遅延要素の直列接続を備え、前記タップ付き遅延線の各タップが、前記複数の遅延要素のうちの１つの出力に結合された、請求項３０に記載の位相デジタル変換器。
【請求項３３】
前記複数の遅延要素が複数の非反転バッファを備える、請求項３２に記載の位相デジタル変換器。
【請求項３４】
前記遅延線の前記出力が、前記読取り信号の状態に基づいて前記パルス生成器を再トリガするために前記パルス生成器にフィードバックされる、請求項３０に記載の位相デジタル変換器。
【請求項３５】
前記カウンタがゼロ値を保持するとき、前記位相差の前記デジタル値が前記レジスタ値を備える、請求項３０に記載の位相デジタル変換器。
【請求項３６】
前記カウンタがゼロでない値を保持する場合、前記位相差の前記デジタル値がカウンタ値を備える、請求項３０に記載の位相デジタル変換器。
【請求項３７】
前記発振器信号の遷移と前記基準クロックの遷移とに基づいて、ＵＰ信号とＤＯＷＮ信号とを含む位相周波数検出信号を生成するための手段と、
前記ＵＰ信号とＤＯＷＮ信号とに基づいて変換スタート信号と変換ストップ信号とを生成するための手段と、
前記ＵＰ信号および前記ＤＯＷＮ信号の一方に基づいてパルスを生成するための手段と、
前記パルスを生成するための前記手段に結合された遅延のための手段と、
遅延のための前記手段の出力に結合されたカウントするための手段と、
前記スタート信号と前記ストップ信号とに基づいて、さらに、カウントするための前記手段の出力と、遅延のための前記手段を通した前記パルスの部分遷移とに基づいて、時間を位相差のデジタル値に変換するための手段と
を備える位相デジタル変換器。
【請求項３８】
遅延のための前記手段が、
タップ付き遅延線と、
マルチビットレジスタの各ビットが前記タップ付き遅延線のタップに対応する、マルチビットレジスタと
を備える、請求項３７に記載の位相デジタル変換器。
【請求項３９】
前記部分遷移を判断するために、遅延のための前記手段を通した部分遷移をラッチするための手段をさらに備え、
前記位相差の前記デジタル値が、ラッチするため前記手段からの符号化出力を備える
請求項３７に記載の位相デジタル変換器。
【請求項４０】
前記位相差の前記デジタル値が、カウントするための前記手段の０でない出力を備える、請求項３７に記載の位相デジタル変換器。
【請求項４１】
デジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯに結合された入力と、デジタル分周出力信号を与えるように構成された出力とを有するデジタル分周器と、
基準発振器クロックに結合された第１の入力と前記デジタル分周器の前記出力に結合された第２の入力とを有する位相周波数検出器であって、前記デジタル分周出力信号と前記基準発振器クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された前記位相周波数検出器と、
前記ＵＰ信号を受信する第１の入力と、前記ＤＯＷＮ信号を受信する第２の入力と、前記基準発振器クロックを受信する第３の入力とを有する位相デジタル変換器であって、前記ＵＰ信号または前記ＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成され、さらに、遅延線を通した前記パルス信号の完全遷移および前記遅延線を通した前記パルスの部分遷移の少なくとも一方に基づいて前記デジタル分周出力信号と前記基準発振器クロックとの間の位相差のデジタル値を判断するように構成された位相デジタル変換器と、
前記位相デジタル変換器の出力に結合された入力と、前記ＤＣＯの制御入力に結合された出力とを有するデジタルループフィルタと
を備える完全デジタル位相ロックループ（ＡＤＰＬＬ）。
【請求項４２】
変調器と、
前記デジタルループフィルタの前記出力に結合された第１の入力と、前記変調器の出力に結合された第２の入力と、前記ＤＣＯの前記制御入力に結合された出力とをもつコンバイナと
をさらに備える、請求項４１に記載のＡＤＰＬＬ。
【請求項４３】
前記デジタル分周器が分数分周器を備える、請求項４１に記載のＡＤＰＬＬ。
【請求項４４】
前記位相デジタル変換器が、
前記位相周波数検出器に結合され、前記ＵＰ信号および前記ＤＯＷＮ信号の一方に基づいて前記パルス信号を生成するように構成されたパルス生成器と、
前記遅延線の出力に基づいて増分するように構成されたカウンタと、
前記遅延線に結合され、前記遅延線を通した前記パルス信号の前記部分遷移を表すデジタル値を判断するように構成されたレジスタと、
前記ＵＰ信号と前記ＤＯＷＮ信号とに基づいて読取り信号を生成するように構成され、前記レジスタまたは前記カウンタの少なくとも一方に前記位相差のデジタル値をラッチするように構成された読取り制御生成器と
を備える、請求項４１に記載のＡＤＰＬＬ。
【請求項１】
基準クロックおよび発振器信号の一方の先に到着したエッジに基づいて第１のパルスを開始することと、
遅延線を通して前記第１のパルスを結合することと、
前記基準クロックおよび前記発振器信号の一方の後に到着したエッジに基づいて変換終了信号を判断することと、
前記遅延線を通した前記第１のパルスの遷移に基づいて前記基準クロックと前記発振器信号との間の位相差のデジタル値を判断することと
を備える位相デジタル変換の方法。
【請求項２】
前記デジタル値を判断することが、前記遅延線を通した部分遅延を示すタップ付き遅延線値を判断することを備える、請求項１に記載の方法。
【請求項３】
前記遅延線からの出力に基づいてカウンタ値を増分することと、
前記遅延線からの前記出力を前記遅延線の前記入力に戻して結合することと
をさらに備える、請求項１に記載の方法。
【請求項４】
前記デジタル値を判断することが、前記カウンタ値を判断することを備える、請求項３に記載の方法。
【請求項５】
前記デジタル値を判断することが、
前記遅延線を通した完全遷移の数を示すものとして前記カウンタ値を判断することと、
前記遅延線を通した部分遅延を示すタップ付き遅延線値を判断することと
を備える、請求項３に記載の方法。
【請求項６】
前記変換終了信号を判断することが、前記基準クロックおよび前記発振器信号の一方の後に到着したエッジに基づいて第２のパルスを開始することを備える、請求項１に記載の方法。
【請求項７】
前記変換終了信号を判断することが、変換制御マルチプレクサを通して前記第２のパルスを結合することをさらに備え、前記変換終了信号が前記変換制御マルチプレクサの出力を備える、請求項６に記載の方法。
【請求項８】
基準クロックおよび発振器信号の一方の前記先に到着したエッジに基づいて前記第１のパルスを開始することが、
前記基準クロックおよび前記発振器信号の一方の前記先に到着したエッジを判断することと、
前記先に到着したエッジに基づいて第１のパルス生成器をトリガすることと
を備える、請求項１に記載の方法。
【請求項９】
前記先に到着したエッジを判断することが、
前記基準クロックをＤフリップフロップの非反転入力に結合することと、
前記発振器信号を前記Ｄフリップフロップの反転入力に結合することと、
前記基準クロックと前記発振器信号との論理和に基づいて前記Ｄフリップフロップをクロック制御することと、
前記Ｄフリップフロップの出力に基づいて前記先に到着したエッジを示すことと
を備える請求項８に記載の方法。
【請求項１０】
発振器信号の遷移と基準クロックの遷移とに基づいて少なくとも１つの位相周波数検出信号を生成することと、
前記少なくとも１つの位相周波数変換信号に基づいて信号パルスを生成することと、
遅延線を通した前記信号パルスの遷移に基づいて位相差のデジタル値を生成することと
を備える位相デジタル変換の方法。
【請求項１１】
前記位相差を生成することが、前記遅延線を通した前記信号パルスの部分遷移に部分的に基づいて細かい位相差値を生成することを備える、請求項１０に記載の方法。
【請求項１２】
前記細かい位相差を生成することが、
前記信号パルスを、複数の遅延要素の直列接続を有するタップ付き遅延線に結合することと、
前記少なくとも１つの位相周波数変換信号に基づいて前記タップ付き遅延線の各タップからの値を登録することと
を備える、請求項１１に記載の方法。
【請求項１３】
前記位相差を生成することが、前記遅延線を通した前記信号パルスの完全遷移の数に部分的に基づいて粗い位相差値を生成することを備える、請求項１０に記載の方法。
【請求項１４】
前記粗い位相差を生成することが、
前記少なくとも１つの位相周波数検出信号に基づいて読取り信号を生成することと、
前記読取り信号より前に前記遅延線を通した前記信号パルスの完全遷移の数をカウントすることと
を備える、請求項１３に記載の方法。
【請求項１５】
前記基準クロックの選択された遷移に対する前記発振器信号の選択された遷移の到着順序に基づいて前記位相差の符号を生成することをさらに備える、請求項１０に記載の方法。
【請求項１６】
前記遅延線に前記信号パルスを印加する前に前記信号パルスの立上り遷移のタイミングを立下り遷移のタイミングに整合させることをさらに備える、請求項１０に記載の方法。
【請求項１７】
カウンタを増分することと、
前記基準クロックの状態に基づいて後続の信号パルスを生成するために前記遅延線の出力からの遅延信号パルスをフィードバックすることと
をさらに備える、請求項１０に記載の方法。
【請求項１８】
前記位相差を生成することの後に前記遅延線をフラッシングすることをさらに備える、請求項１０に記載の方法。
【請求項１９】
発振器信号を受信することと、
基準クロックを受信することと、
前記発振器信号の遷移と前記基準クロックの遷移とに基づいて、ＵＰ信号とＤＯＷＮ信号とを含む少なくとも１つの位相周波数検出信号を生成することと、
前記ＵＰ信号と前記ＤＯＷＮ信号とに基づいて読取り信号を生成することと、
前記ＵＰ信号に基づいて第１の信号パルスを生成することと、
前記ＤＯＷＮ信号に基づいて第２の信号パルスを生成することと、
前記第１の信号パルスを第１の遅延線に結合することと、
前記第２のパルス信号を第２の遅延線に結合することと、
前記ＤＯＷＮ信号に対する前記ＵＰ信号の遷移に基づいて、そのそれぞれの遅延線を通した、前記第１の信号パルスまたは第２の信号パルスの一方の完全遷移の数をカウントすることと、
前記それぞれの第１の遅延線および第２の遅延線を通した、前記第１の信号パルスまたは前記第２の信号パルスの一方の前記数または部分遷移の少なくとも一方に基づいて、位相差のデジタル値を判断することと
を備える位相デジタル変換の方法。
【請求項２０】
前記第１の信号パルスを前記第１の遅延線に結合する前に前記第１の信号パルスの立上り遷移時間と立下り遷移時間とを整合させることをさらに備える、請求項１９に記載の方法。
【請求項２１】
前記第１の遅延線をフラッシングすることと、
前記第２の遅延線をフラッシングすることと、
前記数を所定の値にリセットすることと、
前記位相差の前記デジタル値を更新することと
をさらに備える、請求項１９に記載の方法。
【請求項２２】
前記第１の信号パルスを前記第１の遅延線に結合することが、前記第１の信号パルスを第１のタップ付き遅延線に結合することを備え、前記位相差の前記デジタル値が、前記第１のタップ付き遅延線の各タップにおけるデジタル値に基づくデジタル値を備える、請求項１９に記載の方法。
【請求項２３】
第１の入力において基準クロック信号を受信し、第２の入力において発振器信号を受信するように構成され、さらに制御入力信号に基づいて前記基準クロック信号または発振器信号の一方を出力するように構成された経路選択マルチプレクサと、
前記経路選択マルチプレクサの出力に結合されたトリガ入力を有する第１のパルス生成器と、
第１の入力においてパルス生成器出力を受信し、前記第２の入力において遅延パルス信号を受信するように構成され、ループ制御信号に基づいて前記パルス生成器出力または前記遅延パルス信号の一方を出力するように構成されたループマルチプレクサと、
前記ループマルチプレクサの出力に結合され、前記遅延パルス信号を出力するように構成され、さらに変換終了信号の受信時に部分パルス遷移を示すように構成された遅延線と、
前記遅延線によって出力されたパルスの数をカウントするように構成され、前記変換終了信号の受信時に前記数を出力するように構成されたカウンタと
を備える位相デジタル変換器。
【請求項２４】
第１の入力において前記基準クロックを受信するように構成され、第２の入力において前記発振器信号を受信するように構成され、さらに前記第１の入力および第２の入力において信号の前記論理和を生成するように構成された論理ＯＲゲートと、
前記基準クロックを受信するように構成された非反転入力と、前記発振器信号を受信するように構成された反転入力と、前記論理ＯＲゲートの出力に結合されたクロック入力とを有するＤフリップフロップとをさらに備え、前記制御入力信号が前記Ｄフリップフロップの出力を備える
請求項２３に記載の位相デジタル変換器。
【請求項２５】
前記遅延線がタップ付き遅延線を備える、請求項２３に記載の位相デジタル変換器。
【請求項２６】
前記遅延線によって出力されたパルスの前記数がゼロでない場合、前記位相デジタル出力が前記数を備える、請求項２３に記載の位相デジタル変換器。
【請求項２７】
前記位相デジタル出力が前記部分パルス遷移を備える、請求項２３に記載の位相デジタル変換器。
【請求項２８】
前記部分パルス遷移が温度符号化デジタル値によって示される、請求項２７に記載の位相デジタル変換器。
【請求項２９】
遅延線を通したパルスの部分遷移および前記遅延線を通した前記パルスの完全遷移の数の少なくとも一方に基づいて、発振器信号と基準クロックとの間の位相差の絶対値を判断するように構成された第１の信号処理経路と、
前記発振器信号と前記基準クロックとを受信するように構成され、前記位相差の符号を判断するように構成された符号生成器と
を備える位相デジタル変換器。
【請求項３０】
発振器信号と基準クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された位相周波数検出器と、
前記位相周波数検出器に結合され、前記ＵＰ信号および前記ＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成されたパルス生成器と、
前記パルス生成器に結合されたタップ付き遅延線と、
前記遅延線の出力に基づいて増分するように構成されたカウンタと、
前記タップ付き遅延線に結合されたレジスタと、
前記ＵＰ信号と前記ＤＯＷＮ信号とに基づいて読取り信号を生成するように構成され、前記レジスタまたは前記カウンタの少なくとも一方における位相差のデジタル値をラッチするように構成された読取り制御生成器と
を備える位相デジタル変換器。
【請求項３１】
前記パルス生成器と前記タップ付き遅延線との間に挿入され、前記パルス信号の立上りエッジの遷移時間を前記パルス信号の立下りエッジの遷移時間と整合させるように構成されたエッジアライナをさらに備える、請求項３０に記載の位相デジタル変換器。
【請求項３２】
前記タップ付き遅延線が複数の遅延要素の直列接続を備え、前記タップ付き遅延線の各タップが、前記複数の遅延要素のうちの１つの出力に結合された、請求項３０に記載の位相デジタル変換器。
【請求項３３】
前記複数の遅延要素が複数の非反転バッファを備える、請求項３２に記載の位相デジタル変換器。
【請求項３４】
前記遅延線の前記出力が、前記読取り信号の状態に基づいて前記パルス生成器を再トリガするために前記パルス生成器にフィードバックされる、請求項３０に記載の位相デジタル変換器。
【請求項３５】
前記カウンタがゼロ値を保持するとき、前記位相差の前記デジタル値が前記レジスタ値を備える、請求項３０に記載の位相デジタル変換器。
【請求項３６】
前記カウンタがゼロでない値を保持する場合、前記位相差の前記デジタル値がカウンタ値を備える、請求項３０に記載の位相デジタル変換器。
【請求項３７】
前記発振器信号の遷移と前記基準クロックの遷移とに基づいて、ＵＰ信号とＤＯＷＮ信号とを含む位相周波数検出信号を生成するための手段と、
前記ＵＰ信号とＤＯＷＮ信号とに基づいて変換スタート信号と変換ストップ信号とを生成するための手段と、
前記ＵＰ信号および前記ＤＯＷＮ信号の一方に基づいてパルスを生成するための手段と、
前記パルスを生成するための前記手段に結合された遅延のための手段と、
遅延のための前記手段の出力に結合されたカウントするための手段と、
前記スタート信号と前記ストップ信号とに基づいて、さらに、カウントするための前記手段の出力と、遅延のための前記手段を通した前記パルスの部分遷移とに基づいて、時間を位相差のデジタル値に変換するための手段と
を備える位相デジタル変換器。
【請求項３８】
遅延のための前記手段が、
タップ付き遅延線と、
マルチビットレジスタの各ビットが前記タップ付き遅延線のタップに対応する、マルチビットレジスタと
を備える、請求項３７に記載の位相デジタル変換器。
【請求項３９】
前記部分遷移を判断するために、遅延のための前記手段を通した部分遷移をラッチするための手段をさらに備え、
前記位相差の前記デジタル値が、ラッチするため前記手段からの符号化出力を備える
請求項３７に記載の位相デジタル変換器。
【請求項４０】
前記位相差の前記デジタル値が、カウントするための前記手段の０でない出力を備える、請求項３７に記載の位相デジタル変換器。
【請求項４１】
デジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯに結合された入力と、デジタル分周出力信号を与えるように構成された出力とを有するデジタル分周器と、
基準発振器クロックに結合された第１の入力と前記デジタル分周器の前記出力に結合された第２の入力とを有する位相周波数検出器であって、前記デジタル分周出力信号と前記基準発振器クロックとに基づいてＵＰ信号とＤＯＷＮ信号とを生成するように構成された前記位相周波数検出器と、
前記ＵＰ信号を受信する第１の入力と、前記ＤＯＷＮ信号を受信する第２の入力と、前記基準発振器クロックを受信する第３の入力とを有する位相デジタル変換器であって、前記ＵＰ信号または前記ＤＯＷＮ信号の一方に基づいてパルス信号を生成するように構成され、さらに、遅延線を通した前記パルス信号の完全遷移および前記遅延線を通した前記パルスの部分遷移の少なくとも一方に基づいて前記デジタル分周出力信号と前記基準発振器クロックとの間の位相差のデジタル値を判断するように構成された位相デジタル変換器と、
前記位相デジタル変換器の出力に結合された入力と、前記ＤＣＯの制御入力に結合された出力とを有するデジタルループフィルタと
を備える完全デジタル位相ロックループ（ＡＤＰＬＬ）。
【請求項４２】
変調器と、
前記デジタルループフィルタの前記出力に結合された第１の入力と、前記変調器の出力に結合された第２の入力と、前記ＤＣＯの前記制御入力に結合された出力とをもつコンバイナと
をさらに備える、請求項４１に記載のＡＤＰＬＬ。
【請求項４３】
前記デジタル分周器が分数分周器を備える、請求項４１に記載のＡＤＰＬＬ。
【請求項４４】
前記位相デジタル変換器が、
前記位相周波数検出器に結合され、前記ＵＰ信号および前記ＤＯＷＮ信号の一方に基づいて前記パルス信号を生成するように構成されたパルス生成器と、
前記遅延線の出力に基づいて増分するように構成されたカウンタと、
前記遅延線に結合され、前記遅延線を通した前記パルス信号の前記部分遷移を表すデジタル値を判断するように構成されたレジスタと、
前記ＵＰ信号と前記ＤＯＷＮ信号とに基づいて読取り信号を生成するように構成され、前記レジスタまたは前記カウンタの少なくとも一方に前記位相差のデジタル値をラッチするように構成された読取り制御生成器と
を備える、請求項４１に記載のＡＤＰＬＬ。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６】
【図１７】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６】
【図１７】
【公表番号】特表２０１１−５１９５２９（Ｐ２０１１−５１９５２９Ａ）
【公表日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２０１１−５０５１４５（Ｐ２０１１−５０５１４５）
【出願日】平成２１年４月１４日（２００９．４．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４０５５５
【国際公開番号】ＷＯ２００９／１２９２５８
【国際公開日】平成２１年１０月２２日（２００９．１０．２２）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年４月１４日（２００９．４．１４）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４０５５５
【国際公開番号】ＷＯ２００９／１２９２５８
【国際公開日】平成２１年１０月２２日（２００９．１０．２２）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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