【課題】複数のスイッチ素子を備える装置を小型化すること。
【解決手段】駆動回路１は、キャパシタＣ２１と、充電部を構成する抵抗Ｒ２１およびダイオードＤ２１と、を備える。キャパシタＣ２１は、スイッチ素子Ｑ１１のゲートと、スイッチ素子Ｑ２１のゲートと、の間に設けられ、制御部２２の端子Ｙ３には、スイッチ素子Ｑ１１のゲートが接続されるとともに、キャパシタＣ２１を介してスイッチ素子Ｑ２１のゲートが接続される。抵抗Ｒ２１およびダイオードＤ２１で構成される充電部は、スイッチ素子Ｑ２１のゲートとソースとの間に設けられる。 （もっと読む）

【課題】 並列に接続された複数の半導体スイッチ素子に過電流が流れているか否かを精度良く検出可能な駆動装置等を提供する。
【解決手段】 駆動装置１００は、第１の半導体スイッチ素子ＩＧＢＴ１と、第１の半導体スイッチ素子ＩＧＢＴ１の第２の端子Ｅでの電流を検出するための検出ノードＳＯと、第１の半導体素子スイッチＩＧＢＴ１と並列に接続される少なくとも１つの半導体スイッチ素子ＩＧＢＴ２と、第１の半導体スイッチ素子ＩＧＢＴ１及び少なくとも１つの半導体スイッチ素子ＩＧＢＴ２を駆動する駆動回路ＤＲと、第１の抵抗ＲＧ１と、少なくとも１組の抵抗ＲＧ２，ＲＥ２及び少なくとも１組のコモンモードフィルタＬＧ２，ＬＥ２とを備える。ＲＧ１の抵抗値は、ＲＧ２の抵抗値とＲＥ２の抵抗値とを加算した値に等しい。駆動回路ＤＲの第２の駆動ノードＥＯは、何れの抵抗も介さず、第１の半導体スイッチ素子ＩＧＢＴ１の第２の端子Ｅと直接に接続される。 （もっと読む）

【課題】 出力オフ時のスイッチング時間を短くすることのできるドライバ回路を提供する。
【解決手段】 実施形態のドライバ回路は、を駆動する出力用ＭＯＳトランジスタＭＶ１が、電源端子ＶＤＤと誘導性負荷ＲＬが接続される出力端子ＯＵＴとの間に接続され、抵抗Ｒ１が、出力用ＭＯＳトランジスタＭＶ１のゲート端子とゲート電圧印加端子ＶＧとの間に接続され、ゲート電圧印加端子ＶＧに一端が接続された抵抗Ｒ２と、一端が抵抗Ｒ２の他端に接続され、他端が接地端子ＧＮＤに接続され、出力用ＭＯＳトランジスタＭＶ１を制御する制御信号ＶＳＷにより導通が制御されるＮＭＯＳトランジスタＭＤ１とを備える。さらに、このドライバ回路は、一端が抵抗Ｒ１の他端に接続され、他端が出力端子ＯＵＴに接続され、ＮＭＯＳトランジスタＭＤ１の一端から出力される信号により導通が制御されるＰＮＰトランジスタＱ１を備える。 （もっと読む）

【課題】短絡時にクランプ解除が為されてしまうことでスイッチングデバイスに過電流が流れることを防止する。
【解決手段】短絡状態が検出されたことを示す短絡信号Ｙが短絡検出フィルタ６を介することなくクランプ回路３に直接入力されるようにする。これにより、短絡時動作として、クランプ解除フィルタ時間の経過が短絡検出フィルタ時間の経過よりも先であった場合にも、クランプ回路３によるクランプ動作を継続することが可能となる。したがって、短絡時にクランプ解除が為されてしまうことでＩＧＢＴ１に過電流が流れることを防止することができる負荷駆動装置とすることが可能となる。 （もっと読む）

【課題】 特殊なスイッチを用いず、手動による動作停止およびコントロール回路からの制御による動作停止が可能であり、無駄な電力消費が少ない電源回路を提供する。
【解決手段】 リレースイッチＳＷ２がＯＦＦの状態でスイッチＳＷ１が押圧されると、交流電圧が給電線１０１および１０３間に与えられ、負荷４００に対する直流電圧が立ち上がる。すると、コントロール回路２１０は、リレースイッチＳＷ２をＯＮさせる。このとき、充電回路１１０および１２０では、電解コンデンサＣ１およびＣ２の充電が行われるが、電解コンデンサＣ２の充電電流が小さいため、ＬＥＤ１０４は発光しない。リレースイッチＳＷ２がＯＮの状態で、スイッチＳＷ１が押圧された場合、放電回路１３０が開くため、電解コンデンサＣ２が急速充電される。この場合、ＬＥＤ１０４が発光し、コントロール回路２１０は、リレースイッチＳＷ２をＯＦＦにする。 （もっと読む）

【課題】スイッチがオフ状態（非導通状態）である場合の消費電力を低減する。
【解決手段】スイッチ制御回路は、制御端子に印加される電圧に基づいて、第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替えるＰ−ＦＥＴ１１と、第１の電源線ＶＤＤと制御端子との間に接続される抵抗Ｒ１と、制御端子と第２の電源線との間に、第１のコンデンサーＣ１と第２のコンデンサーＣ２が直列に接続されているコンデンサー分圧回路１３と、第１のコンデンサーＣ１と並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、電位差が閾値未満である場合に非導通状態になる制御素子（ＺＤ）と、第２のコンデンサーＣ２と並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替えるスイッチＳＷと、を備える。 （もっと読む）

【課題】スイッチング素子のオンオフによる誘導性負荷の電流応答性を良好なものとしながら駆動回路内の発熱をより抑制する。
【解決手段】誘導性負荷１０を駆動する駆動回路２０に、誘導性負荷１０と並列接続され且つ互いに直列接続された第１の抵抗４２および第２の抵抗４４と、第２の抵抗４４に並列接続されたコンデンサ４６と、誘導性負荷１０と並列接続されゲートが抵抗４２と第２の抵抗４４（コンデンサ４６）との接続点に接続されドレインがグランドに接地されたＮチャネル型のＦＥＴ３２と、ＦＥＴ３２のソースと電源ライン２４との間に介在しドレインからソースの方向を順方向とする第１のダイオード３４とを設ける。 （もっと読む）

【課題】消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供する。
【解決手段】入力端子ＩＮ１から印加される電圧に応じてオンオフするトランジスタＴ３を介して、入力電圧Ｖｉｎ２がトランジスタＴ２のゲートに入力される。そのため、入力電圧Ｖｉｎ１，Ｖｉｎ２がともにハイとなったときだけ、トランジスタＴ１，Ｔ２の双方のゲートにオン電圧が印加される。 （もっと読む）

【課題】自身の回路動作によって所望の遷移速度のパルス信号を生成可能なパルス生成回路、その生成方法、パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、パルス消滅時に所望の遷移速度のパルス信号を生成するパルス生成回路において、２つの電源のうち、入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、他方の電源を複数の電源電圧間で切り換え可能とする。 （もっと読む）

【課題】スイッチング回路のデッドタイム制御における電力効率を向上させる。
【解決手段】スイッチング制御部２は、パルス信号Ａがロウレベルの時に、Ｐチャンネル電界効果トランジスタＭ３のドレイン電位Ｇ１が立ち上がったのを検出してから、Ｎチャンネル電界効果トランジスタＭ４のドレイン電位Ｇ２が立ち上がるように、スイッチング部Ｗを制御し、パルス信号Ａがハイレベルの時に、Ｎチャンネル電界効果トランジスタＭ４のドレイン電位Ｇ２が立ち下がったのを検出してから、Ｐチャンネル電界効果トランジスタＭ３のドレイン電位Ｇ１が立ち下がるように、スイッチング部Ｗを制御する。 （もっと読む）

【課題】短絡保護のためのクランプ電圧の設定に基づいて、損失を抑制することが可能な負荷駆動装置を提供する。
【解決手段】ＩＧＢＴ１の温度、出力電流、ミラー電流もしくはゲート閾値電圧Ｖｔｈを検出し、これらのいずれかに基づいてミラー電圧Ｖｍｉｒｒｏｒのバラツキに応じたクランプ電圧を演算する。これにより、クランプ電圧をその状況下でのミラー電圧Ｖｍｉｒｒｏｒに対応する値に低く抑えることが可能となり、クランプ電圧をミラー電圧Ｖｍｉｒｒｏｒのバラツキの最大値、つまりすべての環境変化等を含めた最大値を考慮して設計する場合と比較して、クランプ電圧を小さく抑えられる。したがって、クランプ時にＩＧＢＴ１を損失が大きくなることを抑制しつつ、短絡耐量を向上することが可能となる。 （もっと読む）

【課題】スイッチングトランジスタを適切にオフ動作する。
【解決手段】スイッチング回路装置は，高電位端子に接続されたドレインと低電位電源に接続されたソースとゲートとを有し，高電位端子と低電位電源との間に接続されたスイッチングトランジスタと，入力制御信号に応答して，スイッチングトランジスタのゲートにスイッチングトランジスタの閾値電圧より高い高電位と前記低電位電源の電位とを有する駆動パルスを出力する駆動回路とを有し，駆動回路は，スイッチングトランジスタのゲートとソースとの間に設けられた第１の駆動トランジスタを含む第１のインバータを有し，駆動パルスにより前記スイッチングトランジスタがオンからオフに変化するときに，第１の駆動トランジスタが導通してスイッチングトランジスタのゲートとソース間を短絡する。 （もっと読む）

【課題】チャージポンプ回路を駆動するクロックバッファ回路に流れる瞬時電流を抑制すること。
【解決手段】
第１のトランジスタ（Ｔ１１）のドレインを第１のキャパシタ（Ｃ１１）によって第１の制御信号（ＤＣＬＫ１０）に応じて昇圧駆動する第１のバッファと、第１のトランジスタ（Ｔ１１）のゲートを第２のキャパシタ（Ｃ１２）によって第２の制御信号（ＧＣＬＫ１０）に応じて昇圧駆動する第２のバッファとから構成される電圧変換回路おいて、
第１のバッファは，第１の制御信号（ＤＣＬＫ１０）の遷移時の駆動能力が，第２の制御信号（ＧＣＬＫ１０）の遷移時の駆動能力よりも低いことを特徴とする電圧変換回路。 （もっと読む）

【課題】簡単な構成で、ワイドバンドギャップ半導体からなるスイッチ素子を駆動するゲートドライブ回路。
【解決手段】ワイドバンドギャップ半導体からなるスイッチ素子Ｑ１であって、ドレインとソースとゲートとを有し、ゲートをドライブする信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、オフ信号期間は、スイッチ素子Ｑ１のゲート・ソース間を短絡するスイッチＳＷ１とを備えることを特徴とするゲートドライブ回路。 （もっと読む）

【課題】寄生容量の影響を最少化させることのできる、パワー半導体スイッチの改良された制御方法及び制御装置を提供する。
【解決手段】パワー半導体スイッチの制御接続端信号を生成するための信号処理ユニットを備えた、パワー半導体スイッチを制御する制御回路において、少なくとも一つの半導体素子が、定められたパワー半導体スイッチのコレクタ・エミッタ電圧を越えた時に、導通作動され、半導体素子の出力端が導電性の接続線を通じて抵抗直列回路の抵抗の間の接続点と、或いは信号処理ユニットと接続されている抵抗直列回路の出力端と接続されており、半導体素子のブレークダウン電圧が、半導体素子の出力端の電位が、パワー半導体スイッチがスイッチオン状態にある時のパワー半導体スイッチの制御接続端の電位よりも高くなるように選ばれている。 （もっと読む）

【課題】ＥＳＤパルスをもれなく検出し、かつ通常の電源投入時やスパイクノイズ印加時の誤検出を抑制する。
【解決手段】第１検出回路７はＥＳＤパルスの印加開始時から第１所定時間だけ第１検出信号を出力する。第２検出回路９は、第１検出信号を受け、かつＥＳＤパルスの印加が第２所定時間だけ持続したときに第３所定時間だけ第２検出信号を出力する。第１所定時間は電源の立ち上がり時間よりも短い。第２所定時間は第１所定時間よりも短く、かつスパイクノイズの印加時間よりも長い。第３所定時間はＥＳＤパルスの印加時間よりも長い。クランプ回路１１は、第１検出信号及び第２検出信号の少なくとも一方が出力されているときはゲート端子４７をＧＮＤ端子３とは絶縁する。プルアップ回路１３は、ゲート端子４７を、第２検出信号が出力されているときは電源端子１に接続し、第２検出信号を出力されていないときは電源端子１とは絶縁する。 （もっと読む）

【課題】ＥＭ−ＣＣＤのＣＭＧ駆動回路からＥＭ−ＣＣＤの出力信号への飛び込みを低減しながら、負荷容量ＣＭＧ電圧の振幅の減衰を防ぎ、矩形波特性を改善する。
【解決手段】論理バッファとＰｃｈＭＯＳとＮｃｈＭＯＳのゲート間にフェライトビーズとダイオードの並列接続を挿入し、ＭＯＳがターンオフする方向にダイオードが接続されているスイッチング回路において、ＰｃｈＭＯＳのドレインソース間導通抵抗が２オーム以上あり、ＰｃｈＭＯＳのドレインとＮｃｈＭＯＳのドレインとが１オーム以上の抵抗で接続され、ＰｃｈＭＯＳのドレインと容量負荷間に、スイッチング基本波周波数におけるインピーダンスがスイッチング基本波周波数における前記容量性負荷のインピーダンスの１／２より低いインピーダンスのフェライトビーズを直列接続する。 （もっと読む）

【課題】本発明は、パワー素子の過電流を速やかに抑制しつつ、ｄｉ/ｄｔを小さくしてパワー素子をオフすることができるゲート回路を提供することを目的とする。
【解決手段】本発明に係るゲート回路は、パワー素子の過電流発生と同時にパワー素子のゲート電圧の一部を抵抗素子に負担させる過電流抑制手段を有する。さらに、パワー素子の過電流を抑制した後は、抵抗値の高い抵抗素子を用いてパワー素子をゆっくりオフするオフ動作遅延手段を有する。 （もっと読む）

【課題】駆動回路への要求を緩和した使いやすい高速動作の窒化物半導体装置を提供する。
【解決手段】実施形態によれば、窒化物半導体を含む、ｎチャンネル型の第１〜第４トランジスタと、抵抗と、を備えた窒化物半導体装置が提供される。第１トランジスタは、第１ゲートと、第１ソースと、第１ドレインと、を有する。第２トランジスタは、第２ゲートと、第１ゲートと接続された第２ソースと、第２ドレインと、を有する。第３トランジスタは、第３ゲートと、第１ソースと接続された第３ソースと、第１ゲート及び第２ソースと接続された第３ドレインと、を有する。第４トランジスタは、第３ゲートと接続された第４ゲートと、第１ソース及び第３ソースと接続された第４ソースと、第２ゲートと接続された第４ドレインと、を有する。抵抗の一端は第２ドレインと接続され、他端は第２ゲート及び第４ドレインと接続される。 （もっと読む）

【課題】回路面積の縮小を図りつつ、待機電流をカットオフすることが可能な出力回路を提供する。
【解決手段】出力回路は、第１の電源にソースが接続された出力ｐＭＯＳトランジスタを備える。出力回路は、第１の出力ｐＭＯＳトランジスタのドレインと接地との間に接続された出力ｎＭＯＳトランジスタを備える。出力回路は、出力ｐＭＯＳトランジスタのドレインと前記出力ｎＭＯＳトランジスタのドレインとの間に接続された出力端子を備える。出力回路は、前記出力ｐＭＯＳトランジスタのオン／オフを制御するための第１のゲート制御信号を第１のゲート制御端子から出力する第１のレベルシフタ回路を備える。出力回路は、前記出力ｎＭＯＳトランジスタのオン／オフを制御するための第２のゲート制御信号を第２のゲート制御端子から出力する第２のレベルシフタ回路と、を備える。 （もっと読む）