スイッチ制御回路、及び印刷装置
【課題】スイッチがオフ状態（非導通状態）である場合の消費電力を低減する。
【解決手段】スイッチ制御回路は、制御端子に印加される電圧に基づいて、第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替えるＰ−ＦＥＴ１１と、第１の電源線ＶＤＤと制御端子との間に接続される抵抗Ｒ１と、制御端子と第２の電源線との間に、第１のコンデンサーＣ１と第２のコンデンサーＣ２が直列に接続されているコンデンサー分圧回路１３と、第１のコンデンサーＣ１と並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、電位差が閾値未満である場合に非導通状態になる制御素子（ＺＤ）と、第２のコンデンサーＣ２と並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替えるスイッチＳＷと、を備える。
【解決手段】スイッチ制御回路は、制御端子に印加される電圧に基づいて、第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替えるＰ−ＦＥＴ１１と、第１の電源線ＶＤＤと制御端子との間に接続される抵抗Ｒ１と、制御端子と第２の電源線との間に、第１のコンデンサーＣ１と第２のコンデンサーＣ２が直列に接続されているコンデンサー分圧回路１３と、第１のコンデンサーＣ１と並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、電位差が閾値未満である場合に非導通状態になる制御素子（ＺＤ）と、第２のコンデンサーＣ２と並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替えるスイッチＳＷと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ制御回路、及びスイッチ制御回路を搭載した印刷装置に関する。
【背景技術】
【０００２】
印刷装置などの電子機器の電源挿入部に用いられるスイッチには、耐圧制限がある。そのため、スイッチに印加される印加電圧を低減するスイッチ制御回路が用いられている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３７３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、抵抗を用いた分圧回路によって、スイッチに印加される印加電圧を低減するため、スイッチがオフ状態（非導通状態）であっても、抵抗を介して電流が流れて、電力が消費されるという問題があった。
本発明は、以上のような事情に鑑み、スイッチがオフ状態（非導通状態）である場合の消費電力を低減することができるスイッチ制御回路、及び印刷装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様は、制御端子に印加される電圧に基づいて、第１の電源線から供給される電力を出力状態と非出力状態との間で切り替える第１のスイッチと、前記第１の電源線と、前記制御端子との間に接続される第１の抵抗と、前記制御端子と第２の電源線との間に、第１群のコンデンサーと第２群のコンデンサーが直列に接続されているコンデンサー分圧回路と、前記第１群のコンデンサーと並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、前記電位差が前記閾値未満である場合に非導通状態になる制御素子と、前記第２群のコンデンサーと並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替える第２のスイッチと、を備えることを特徴とするスイッチ制御回路である。
本発明の一態様によれば、第２のスイッチが非導通状態にある場合には、コンデンサー分圧回路により分圧された電圧が制御素子に印加される。これにより、制御素子の両端間の電位差が予め定められた閾値未満となり、制御素子が非導通状態になる。コンデンサー分圧回路は、電圧を分圧するための電子素子としてコンデンサーを用いて構成されている。そのため、第２のスイッチが非導通状態にある場合には、コンデンサー分圧回路に定常的に直流電流が流れないので、消費電力を低減することができる。さらに、第２のスイッチが非導通状態にある場合には上述したように制御素子が非導通状態になり、第２のスイッチには、コンデンサー分圧回路により分圧された電圧が印加される。そのため、第２のスイッチに印加される電圧が低減されるので、第２のスイッチとして低耐圧のスイッチを用いることができ、使用する第２のスイッチの選択肢を広げることができる。
【０００６】
また、上記のスイッチ制御回路において、前記第１群のコンデンサー及び前記第２群のコンデンサーの静電容量値は、前記第２のスイッチが非導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値未満であり、前記第２群のコンデンサーの両端間の電位差が、前記第２のスイッチの耐圧値以下である条件と、前記第２のスイッチが導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値以上になる条件とを満たすことを特徴とする。
本発明の一態様によれば、第２のスイッチが非導通状態である場合に第１群のコンデンサーの両端間の電位差が制御素子の閾値未満となるようにすることにより、第２のスイッチが非導通状態である場合には、制御素子は非導通状態になる。また、第２のスイッチが非導通状態である場合に第２群のコンデンサーの両端間の電位差が第２のスイッチの耐圧値以下となるようにすることにより、第２のスイッチが非導通状態である場合には、第２のスイッチに印加される電圧が第２のスイッチの耐圧値以下となる。これにより、第２のスイッチが保護される。また、第２のスイッチが導通状態である場合に第１群のコンデンサーの両端間の電位差が制御素子の閾値以上になるようにすることにより、第２のスイッチが導通状態である場合には、制御素子が導通状態となり、第１のスイッチを出力状態にする。これにより、スイッチ制御回路は、第２のスイッチを保護しつつ、第１のスイッチの出力状態と非出力状態とを正しく切り替えることができる。
【０００７】
また、上記のスイッチ制御回路は、前記制御端子と、前記コンデンサー分圧回路及び制御素子との間に、第２の抵抗を備えることを特徴とする。
本発明の一態様によれば、第１の抵抗と第２の抵抗との分圧によって、第１のスイッチを出力状態に切り替える際に、第１のスイッチの制御端子に印加する電圧を制御することができる。これにより、スイッチ制御回路は、第１のスイッチの出力状態と非出力状態とを正しく切り替えることができる。
【０００８】
また、上記のスイッチ制御回路において、前記制御素子は、ツェナーダイオードであることを特徴とする。
これにより、スイッチ制御回路は、第２のスイッチが非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。
【０００９】
また、上記のスイッチ制御回路において、前記制御素子は、当該制御端子が、前記第１の電源線と前記第２の電源線との間に第３群のコンデンサーと第４群のコンデンサーが直列に接続されているコンデンサー分圧回路の前記第３群のコンデンサーと前記第４群のコンデンサーとを接続する信号線に接続されているサイリスターであることを特徴とする。
これにより、制御素子としてサイリスターを使用することが可能になり、スイッチ制御回路は、第２のスイッチが非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。また、使用する制御素子の選択肢を広げることができる。
【００１０】
また、上記のスイッチ制御回路は、複数の前記制御素子が直列に、且つ、前記第１群のコンデンサーと並列に接続されていることを特徴とする。
これにより、閾値電圧が低い制御素子を使用することができ、使用する制御素子の選択肢を広げることができる。
【００１１】
また、本発明の一態様による印刷装置は、上記のスイッチ制御回路を備えることを特徴とする。
これにより、印刷装置の非動作時の消費電力を低減させることが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るスイッチ制御回路を示す回路図である。
【図２】実施形態におけるスイッチ制御回路の動作を示す波形図である。
【図３】本発明の第２の実施形態に係るスイッチ制御回路を示す回路図である。
【図４】本発明の第３の実施形態に係るスイッチ制御回路を示す回路図である。
【図５】スイッチ制御回路を搭載したプリンターの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照しながら説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るスイッチ制御回路１０を示す回路図である。
この図において、スイッチ制御回路１０は、Ｐ−ＦＥＴ（Ｐ型チャネル電界効果トランジスター）１１、寄生ダイオード１２、コンデンサー分圧回路１３、コンデンサー（Ｃ３、Ｃ４）、抵抗（Ｒ１、Ｒ２）、ツェナーダイオードＺＤ（制御素子）、及びスイッチＳＷを備えている。
なお、スイッチ制御回路１０は、電源回路２１と第１の電源線ＶＤＤ及び第２の電源線ＧＮＤのよって接続され、ノードＤを介して外部回路２０と接続されている。
【００１４】
Ｐ−ＦＥＴ１１（第１のスイッチ）は、例えば、Ｐ型チャネル金属酸化膜型電界効果トランジスターであり、制御端子（ゲート端子）がノードＣに、ソース端子が第１の電源線ＶＤＤに、ドレイン端子がノードＤに、それぞれ接続されている。Ｐ−ＦＥＴ１１は、ノードＣに接続された制御端子に印加される電圧に基づいて、電源電位（例えば、４２Ｖ）である第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替える。
【００１５】
Ｐ−ＦＥＴ１１は、ソース端子に対する制御端子（ゲート端子）の電位差が、閾値以下（例えば、−３Ｖ以下）である場合に出力状態になる。具体的には、制御端子（ノードＣ）の電位が、例えば、電源電位４２Ｖから３Ｖ以上低下した３９Ｖ以下になると、Ｐ−ＦＥＴ１１は、オン状態（出力状態）になってソース端子からドレイン端子に電流を流す。また、制御端子（ノードＣ）の電位が、３９Ｖを超えると、Ｐ−ＦＥＴ１１はオフ状態（出力状態）になってソース端子からドレイン端子に流れる電流を遮断する。
【００１６】
ノードＤには、第２の電源線ＧＮＤとの間にコンデンサーＣ４が接続されると共に、外部回路２０が接続されている。コンデンサーＣ４は、Ｐ−ＦＥＴ１１の出力電圧を安定化する平滑コンデンサーであり、例えば、１０００μＦ（マイクロファラッド）である。
【００１７】
また、第１の電源線ＶＤＤとノードＣとの間には、一時遅れ設定用のコンデンサーＣ３と抵抗Ｒ１（第１の抵抗）とが並列接続され、ノードＣには、抵抗Ｒ２（第２の抵抗）を介してノードＢが接続されている。ここで、コンデンサーＣ３の容量値は、例えば４．７μＦに設定され、抵抗Ｒ１、Ｒ２は、例えば１８０ＫΩ（キロオーム）、４７０ＫΩにそれぞれ設定されている。
【００１８】
また、抵抗Ｒ１と抵抗Ｒ２とは、制御端子であるノードＣの電位ＶＣを制御する分圧回路として機能する。抵抗Ｒ１、Ｒ２の分圧比は、後述するスイッチＳＷが導通状態である場合に、制御端子であるノードＣがＰ−ＦＥＴ１１をオン状態（出力状態）にできる電位（上述した３９Ｖ以下）になるように設定されている。具体的には、ツェナーダイオードＺＤのツェナー電圧Ｖｓが、例えば、２４Ｖであり、後述するスイッチＳＷが導通状態である場合に、抵抗Ｒ１、Ｒ２の分圧比は、第１の電源線ＶＤＤの電位である４２Ｖとツェナー電圧Ｖｓ（２４Ｖ）の間を分圧してノードＣが３９Ｖ以下（例えば、３７Ｖ）となるように設定される。すなわち、抵抗Ｒ１と抵抗Ｒ２とは、後述するスイッチＳＷが導通状態である場合に、第１の電源線ＶＤＤの電位である４２Ｖから５Ｖ低下した３７Ｖを、制御端子であるノードＣに印加するように分圧する。
また、抵抗Ｒ１、Ｒ２は、ツェナーダイオードＺＤ（制御素子）、及びスイッチＳＷに流れる電流を制御する。
【００１９】
コンデンサー分圧回路１３は、ノードＢと、グランド電位である第２の電源線ＧＮＤとの間に接続されている。コンデンサー分圧回路１３は、ノードＢと、グランド電位である第２の電源線ＧＮＤとの間の電位差を分圧する。コンデンサー分圧回路１３は、例えば、積層コンデンサーである第１のコンデンサーＣ１（第１群のコンデンサー）と第２のコンデンサーＣ２（第２群のコンデンサー）とが直列に接続されている。第１のコンデンサーＣ１は、ノードＢとノードＡとの間に接続されている。また、第２のコンデンサーＣ２は、ノードＡと電源線ＧＮＤとの間に接続されている。
【００２０】
ツェナーダイオードＺＤから成る制御素子は、第１のコンデンサーＣ１と並列に接続されている。つまり、ツェナーダイオードＺＤは、アノード端子がノードＡに接続され、カソード端子がノードＢに接続されている。この制御素子（ツェナーダイオードＺＤ）は、自素子の両端間の電位差が、予め定められた閾値（ツェナー電圧Ｖｓ）以上である場合に導通状態になり、自素子の両端間の電位差が閾値未満である場合に非導通状態になる。本実施形態では、制御素子として、例えばツェナー電圧Ｖｓが２４ＶのツェナーダイオードＺＤを使用する。
【００２１】
スイッチＳＷ（第２のスイッチ）は、第２のコンデンサーＣ２と並列に接続されている。つまり、スイッチＳＷは、一端がノードＡに接続され、他端が第２の電源線ＧＮＤに接続されている。スイッチＳＷは、自スイッチの両端間を導通状態と非導通状態との間で切り替える。スイッチＳＷは、例えばメカスイッチで構成される電源スイッチである。なお、スイッチＳＷの耐圧値Ｖｓｗは、例えば、２２Ｖである。
【００２２】
なお、コンデンサー分圧回路１３において、第１のコンデンサーＣ１と第２のコンデンサーＣ２との静電容量値は、次の３つの条件を満たして設定されることが必要である。
第１の条件は、スイッチＳＷ（第２のスイッチ）が非導通状態である場合に、第１のコンデンサーＣ１の両端間の電位差が制御素子（ツェナーダイオードＺＤ）の閾値未満（ツェナー電圧Ｖｓ未満）である。つまり、ノードＢの電位ＶＢからノードＡの電位ＶＡを差し引いた値（２１Ｖ：後述の式（２）参照）がツェナーダイオードＺＤのツェナー電圧Ｖｓ（２４Ｖ）未満である。
【００２３】
第２の条件は、スイッチＳＷ（第２のスイッチ）非導通状態である場合に、第２のコンデンサーＣ２の両端間の電位差がスイッチＳＷ（第２のスイッチ）の耐圧値Ｖｓｗ以下である。つまり、ノードＡの電位ＶＡ（２１Ｖ：後述の式（１）参照）が第２のスイッチＳＷの耐圧値Ｖｓｗ（２２Ｖ）以下である。
【００２４】
第３の条件は、スイッチＳＷ（第２のスイッチ）が導通状態である場合に、第１のコンデンサーＣ１の両端間の電位差がツェナーダイオードＺＤ（制御素子）の閾値以上になる。つまり、ノードＢの電位ＶＢからノードＡの電位ＶＡを差し引いた値（４２Ｖから２４Ｖの間の値である２４V＋α）がツェナーダイオードＺＤのツェナー電圧Ｖｓ（２４Ｖ）以上になる。
本実施形態において、第１のコンデンサーＣ１と第２のコンデンサーＣ２との静電容量値は、共に例えば０．０１μＦとしている。このような条件を満たすことにより、スイッチ制御回路１０は、スイッチＳＷの耐圧を考慮して保護しつつ、Ｐ−ＦＥＴ１１の出力状態と非出力状態とを正しく切り替えることができる。
【００２５】
次に、本実施形態の動作について、図２を参照して説明する。図２は、本実施形態のスイッチ制御回路１０の動作を示す波形図である。
まず、図２に示す時刻ｔ１以前におけるスイッチＳＷ（第２のスイッチ）が非導通状態である場合は、ノードＢの電位ＶＢが電源電位の４２Ｖである。また、スイッチＳＷに加わる電圧、つまりノードＡの電位ＶＡは、第１のコンデンサーＣ１と第２のコンデンサーＣ２とにより分圧されるので、次式により２１Ｖになる。
【００２６】
【数１】
【００２７】
ここで、式（１）において、変数Ｚ１は、第１のコンデンサーＣ１のインピーダンス、変数Ｚ２は、第２のコンデンサーＣ２のインピーダンスである。また、変数Ｃ１、Ｃ２は、それぞれ第１のコンデンサーＣ１及び第２のコンデンサーＣ２の静電容量値である。
したがって、ツェナーダイオードＺＤに加わる電圧Ｖｚｄは、
【００２８】
Ｖｚｄ＝ＶＢ−ＶＡ＝４２Ｖ−２１Ｖ＝２１Ｖ・・・（２）
【００２９】
となり、ツェナー電圧Ｖｓ（２４Ｖ）未満である。そのため、ツェナーダイオードＺＤは非導通状態である。また、ノードＣの電位ＶＣは４２Ｖであるため、Ｐ−ＦＥＴ１１はオフ状態であり、その結果、ノードＤの電位ＶＤは不定状態となっている。
【００３０】
このように、スイッチＳＷが非導通状態である場合は、Ｐ−ＦＥＴ１１はオフ状態（非出力状態）であり、第１の電源線ＶＤＤから供給される電力が外部回路２０に出力されることはない。また、コンデンサー分圧回路１３によりスイッチＳＷに加わる電圧が低減される。この場合、コンデンサー分圧回路１３に流れる電流は生じないため、このスイッチ制御回路１０における回路電流（消費電力）はゼロである。
【００３１】
図２の時刻ｔ１において、スイッチＳＷが非導通状態から導通状態になると、ノードＡはグランドに接続されるため、ノードＡの電位ＶＡは、瞬時に２１Ｖから０Ｖへ降下する。その結果、ツェナーダイオードＺＤの両端間の電位差、つまりノードＢとノードＡとの電位差（４２Ｖ）がツェナー電圧Ｖｓ（２４Ｖ）以上となるため、ツェナー効果により瞬時にツェナーダイオードＺＤが導通状態になる。これによって、ノードＢの電位ＶＢが４２Ｖから２４Ｖに降下する。
【００３２】
その後、ノードＢの電位ＶＢの降下によってノードＣの電位ＶＣが降下を始める。すなわち、一時遅れ用のコンデンサーＣ３の充電作用によりノードＣの電位ＶＣは、図２に示すように徐々に低下する。
そして、時刻ｔ２において、ノードＣの電位ＶＣが、４２Ｖから３Ｖ低下した３９Ｖに達すると、上述したように、Ｐ−ＦＥＴ１１は、オン状態（出力状態）になる。その結果、ノードＤの電位ＶＤが不定状態から４２Ｖに上昇して外部回路２０に電力が供給される。
その後の時刻ｔ３において、ノードＣの電位ＶＣは、ボトム電位の３７Ｖまで降下する。
【００３３】
そして、時刻ｔ４において、スイッチＳＷが導通状態から非導通状態になると、ノードＡの電位ＶＡは、第１及び第２のコンデンサーＣ１、Ｃ２の充電作用により徐々に上昇して２１Ｖまで戻る。ノードＡの電位ＶＡの上昇により、ノードＢとノードＡとの電位差がツェナー電圧（２４Ｖ）未満となると、ツェナーダイオードＺＤが非導通状態になる。その結果、ノードＢの電位ＶＢも４２Ｖまで戻る。
【００３４】
また、ノードＣの電位ＶＣは、第１及び第２のコンデンサーＣ１、Ｃ２よりも容量値がかなり大きいコンデンサーＣ１の放電作用により、ボトム電位の３７ＶからノードＡ及びノードＢよりもゆっくりと徐々に上昇する。
時刻ｔ５において、ノードＣの電位ＶＣが３９Ｖに達すると、上述したように、Ｐ−ＦＥＴ１１は、オフ状態（非出力状態）になる。その結果、ノードＤの電位ＶＤは、ゆっくり減少する。
そして、時刻ｔ６において、ノードＤの電位ＶＤは、不定状態に戻る。また、ノードＣの電位ＶＣも４２Ｖに戻る。
【００３５】
以上のように、本実施形態によれば、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１（第１のスイッチ）が、制御端子（ノードＣ）に印加される電圧に基づいて、第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替える。抵抗Ｒ１（第１の抵抗）は、Ｐ−ＦＥＴ１１の制御端子（ノードＣ）との間に接続される。コンデンサー分圧回路１３は、Ｐ−ＦＥＴ１１の制御端子（ノードＣ）と第２の電源線ＧＮＤとの間に、第１のコンデンサーＣ１（第１群のコンデンサー）と第２のコンデンサーＣ２（第２群のコンデンサー）が直列に接続されている。ツェナーダイオードＺＤ（制御素子）は、第１のコンデンサーＣ１と並列に接続され、自素子の両端間の電位差が予め定められた閾値Ｖｓ以上である場合に導通状態になり、自素子の両端間の電位差が閾値Ｖｓ未満である場合に非導通状態になる。スイッチＳＷ（第２のスイッチ）は、第２のコンデンサーＣ２と並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替える。
【００３６】
すなわち、スイッチＳＷが非導通状態にある場合に、コンデンサー分圧回路１０により分圧され、ツェナーダイオードＺＤが、非導通状態になる。つまり、コンデンサー分圧回路１３は、スイッチＳＷが非導通状態にある場合にスイッチＳＷに加わる電圧を減少させる。この場合、コンデンサー分圧回路１３に流れる電流が生じない。
これにより、スイッチ制御回路１０は、スイッチＳＷが非導通状態にある場合に、消費電力を低減することができる。また、スイッチＳＷとして低耐圧のスイッチを用いることができるので、使用するスイッチＳＷの選択肢を広げることができる。
【００３７】
また、本実施形態において、第１群のコンデンサーＣ１及び第２群のコンデンサーＣ２の静電容量値は、スイッチＳＷが非導通状態である場合に、第１群のコンデンサーＣ１の両端間の電位差が、閾値Ｖｓ未満であり（第１の条件）、第２群のコンデンサーＣ２の両端間の電位差が、スイッチＳＷの耐圧値以下（第２の条件）である条件と、スイッチＳＷが導通状態である場合に、第１群のコンデンサーＣ１の両端間の電位差が、閾値Ｖｓ以上になる条件（第３の条件）とを満たすことを特徴とする。
【００３８】
すなわち、スイッチＳＷが非導通状態である場合にコンデンサーＣ１の両端間の電位差がツェナーダイオードＺＤの閾値Ｖｓ未満となるようにすることにより、スイッチＳＷが非導通状態である場合には、ツェナーダイオードＺＤは非導通状態になる。また、スイッチＳＷが非導通状態である場合にコンデンサーＣ２の両端間の電位差がスイッチＳＷの耐圧値以下となるようにすることにより、スイッチＳＷが非導通状態である場合には、スイッチＳＷに印加される電圧がスイッチＳＷの耐圧値以下となる。これにより、スイッチＳＷが保護される。
また、スイッチＳＷが導通状態である場合にコンデンサーＣ１の両端間の電位差がツェナーダイオードＺＤの閾値Ｖｓ以上になるようにすることにより、スイッチＳＷが導通状態である場合には、ツェナーダイオードＺＤが導通状態となり、Ｐ−ＦＥＴ１１を出力状態にする。
これにより、スイッチ制御回路１０は、スイッチＳＷを保護しつつ、Ｐ−ＦＥＴ１１の出力状態と非出力状態とを正しく切り替えることができる。
【００３９】
また、本実施形態において、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１の制御端子（ノードＣ）と、コンデンサー分圧回路１３及びツェナーダイオードＺＤとの間に、抵抗Ｒ２（第２の抵抗）を備える。
すなわち、抵抗Ｒ１と抵抗Ｒ２との分圧によって、Ｐ−ＦＥＴ１１を出力状態に切り替える際に、Ｐ−ＦＥＴ１１の制御端子に印加する電圧を制御することができる。これにより、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１の出力状態と非出力状態とを正しく切り替えることができる。
【００４０】
また、本実施形態において、制御素子は、ツェナーダイオードＺＤである。
すなわち、制御素子としてツェナーダイオードＺＤを用いたので、簡易な回路構成でスイッチ制御回路１０を構成することができる。これにより、スイッチ制御回路１０は、スイッチＳＷが非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。
【００４１】
［第２の実施形態］
図３は、本発明の第２の実施形態に係るスイッチ制御回路１０を示す回路図である。この図において、図１と共通する要素には同一の符号を付し、その説明を省略する。
この図において、スイッチ制御回路１０は、複数の制御素子ＺＤ１、ＺＤ２が直列に、且つ、第１のコンデンサーＣ１と並列に接続されている点が、第１の実施形態で説明した図１の回路構成と異なる。すなわち、本実施形態のスイッチ制御回路１０は、図１の回路構成におけるツェナーダイオードＺＤ（制御素子）を、直列接続された複数のツェナーダイオードＺＤ１、ＺＤ２に置き換えた構成となっている。
【００４２】
ツェナーダイオードＺＤ１は、カソード端子がノードＢに接続され、アノード端子がツェナーダイオードＺＤ２のカソード端子に接続されている。また、ツェナーダイオードＺＤ２は、アノード端子がノードＡに接続されている。
ツェナーダイオードＺＤ１、ＺＤ２は、例えば、ツェナー電圧Ｖｓが１２Ｖであり、直列に接続されている場合、ノードＢとノードＡとの電位差が２４Ｖ以上である場合にそれぞれ導通状態になり、ノードＢとノードＡとの電位差が２４Ｖ未満である場合に非導通状態になる。
【００４３】
このような回路構成においても、動作は第１の実施形態で説明した内容と同様である。
本実施形態によれば、上記第１の実施形態と同等の効果を得ることができる。また、複数の制御素子（ツェナーダイオードＺＤ１、ＺＤ２）が直列に、且つ、第１のコンデンサーＣ１と並列に接続されるようにしたので、制御素子として、第１の実施形態より低いツェナー電圧のツェナーダイオードを用いることができ、使用する制御素子の選択肢が広がる。
【００４４】
［第３の実施形態］
図４は、本発明の第３の実施形態に係るスイッチ制御回路１０を示す回路図である。この図において、図１と共通する要素には同一の符号を付し、その説明を省略する。
この図において、スイッチ制御回路１０は、制御素子として、アノード端子がノードＢに接続されカソード端子がノードＡに接続されたサイリスターＳＣＲを用いる構成である。具体的には、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１、コンデンサー分圧回路（１３、１４）、コンデンサー（Ｃ３、Ｃ４）、抵抗（Ｒ１、Ｒ２）、サイリスターＳＣＲ（制御素子）、及びスイッチＳＷを備えている。
【００４５】
コンデンサー分圧回路１４は、第１の電源線ＶＤＤと第２の電源線ＧＮＤとの間に第３のコンデンサーＣ５（第３群のコンデンサー）と第４のコンデンサーＣ６（第４群のコンデンサー）が直列に接続されている。そして、第３のコンデンサーＣ５と第４のコンデンサーＣ６とを接続する信号線であるノードＥに、サイリスターＳＣＲの制御端子が接続されている。本実施形態において、第３のコンデンサーＣ５と第４のコンデンサーＣ６との静電容量値は、共に例えば０．０１μＦとしている。また、第１の電源線ＶＤＤの電位が例えば４２Ｖであり、第２の電源線ＧＮＤの電位が例えば０Ｖである。そのため、ノードＥの電位は、常に、２１Ｖになる。
サイリスターＳＣＲ（制御素子）は、上述したように、アノード端子がノードＢにカソード端子がノードＡに接続され、さらに、制御端子がノードＥに接続されている。
【００４６】
このような回路構成においては、サイリスターＳＣＲは、常にノードＥの電位（２１Ｖ）が制御端子に印加されている。つまり、スイッチＳＷ（第２のスイッチ）が非導通状態である場合、サイリスターＳＣＲのカソード端子（ノードＡ）と制御端子（ノードＥ）とは、等しい電位（２１Ｖ）となる。そのため、サイリスターＳＣＲは、非導通状態になる。そして、スイッチＳＷ（第２のスイッチ）が非導通状態から導通状態になると、サイリスターＳＣＲは、制御端子とカソード端子（ノードＡ）との間に電位差が生じて、導通状態になる。その他の動作は、第１の実施形態と同様である。
【００４７】
以上のように、本実施形態によれば、コンデンサー分圧回路１４は、第１の電源線ＶＤＤと第２の電源線ＶＤＤとの間に第３のコンデンサーＣ５（第３群のコンデンサー）と第４のコンデンサーＣ６（第４群のコンデンサー）が直列に接続されている。サイリスターＳＣＲ（制御素子）は、制御端子が、コンデンサー分圧回路１４の第３のコンデンサーＣ５と第４のコンデンサーＣ６を接続する信号線（ノードＥ）に接続されている。
これにより、制御素子としてサイリスターを使用することが可能になり、本実施形態におけるスイッチ制御回路１０は、上記第１の実施形態と同等の効果を得ることができると共に、スイッチＳＷ（第２のスイッチ）が非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。また、使用する制御素子の選択肢を広げることができる。
【００４８】
［第４の実施形態］
第４の実施形態では、上述した各実施形態におけるスイッチ制御回路１０を備えるプリンターの一例を説明する。
図５は、本発明のスイッチ制御回路１０を搭載したプリンターの概略構成を示すブロック図である。
この図において、プリンター１（印刷装置）は、印刷機構部３０、制御部４０、パネル部６０、電源挿入部７０、及びＡＣ／ＤＣ（交流／直流）変換器５０を主なコンポーネントとして備えている。
印刷機構部３０は、用紙（被搬送媒体）を搬送し、用紙上に印刷を行う。また、制御部４０は、パネル部６０及び印刷機構部３０を制御する。また、制御部４０は、ホストコンピューター８０から供給される印刷データに基づき、印刷機構部３０に対して印刷を行わせる。
【００４９】
パネル部６０は、エラー表示などのプリンター１の状態や、各種印刷設定などを制御部４０からの指令に基づいて表示する。
ＡＣ／ＤＣ変換器５０は、商用電源（ＡＣ１００Ｖ）から供給される交流電力に対して整流、変圧等を行う。ＡＣ／ＤＣ変換器５０は、電源挿入部７０に、商用電源（ＡＣ１００Ｖ）から変換した直流電力を電源挿入部７０に供給する。
電源挿入部７０は、上述した各実施形態におけるスイッチ制御回路１０を備えている。電源挿入部７０は、スイッチ制御回路１０を介して、ＡＣ／ＤＣ変換器５０から供給された直流電力を、プリンター１の各部に電力を供給する。すなわち、スイッチ制御回路１０は、スイッチＳＷ（第２のスイッチ）に対応する電源スイッチが操作されることにより、他の各部に電力を供給する。
【００５０】
以上のように、本実施形態におけるプリンター１は、上述した実施形態におけるスイッチ制御回路１０を備えている。そのため、プリンター１は、スイッチＳＷ（第２のスイッチ）が非導通状態、すなわち、プリンター１の電源をオフしている場合におけるプリンター１の消費電力を低減させることが可能になる。
【００５１】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
上記の各実施形態において、スイッチ制御回路１０は、抵抗Ｒ２（第２の抵抗）を備える形態を説明したが、抵抗Ｒ２を省略した形態でもよい。この場合、制御端子（ノードＣ）の電位ＶＣは、ノードＢの電位ＶＢ（つまりツェナー電圧Ｖｓに相当する２４Ｖ）まで低下するが、Ｐ−ＦＥＴ１１は、上記の各実施形態と同様に動作する。
【００５２】
また、上記の各実施形態において、第１のコンデンサーＣ１と第２のコンデンサーＣ２として積層コンデンサーを用いたが、例えばセラミックコンデンサーなどを用いてもよい。また、第１のコンデンサーＣ１及び第２のコンデンサーＣ２は、それぞれ１つのコンデンサーを用いる形態を説明したが、複数のコンデンサーを組み合わせて構成する第１群のコンデンサー及び第２群のコンデンサーとしてもよい。また、第３のコンデンサーＣ５及び第４のコンデンサーＣ６についても同様に、複数のコンデンサーを組み合わせて構成する第３群のコンデンサー及び第４群のコンデンサーとしてもよい。
【００５３】
また、上記の各実施形態において、スイッチＳＷ（第２のスイッチ）としてメカスイッチを適用する形態を説明したが、光スイッチや、トランジスターなどの電気スイッチを適用する形態であってもよい。
また、上記の各実施形態において、第１のコンデンサーＣ１と並列に制御素子を配置し、第２のコンデンサーＣ２と並列にスイッチＳＷを配置する形態を説明したが、第１のコンデンサーＣ１と並列にスイッチＳＷを配置し、第２のコンデンサーＣ２と並列に制御素子を配置する形態でもよい。
また、上記の第２の実施形態において、複数のツェナーダイオード（ＺＤ１、ＺＤ２）を備える形態を説明したが、第３の実施形態において、複数のサイリスターを適用する形態でもよい。
【００５４】
また、上記の第４の実施形態において、上記の各実施形態におけるスイッチ制御回路１０をプリンター１に適用する形態を説明したが、これに限定されるものではない。携帯端末や携帯電話などの他の装置や電子装置に適用してもよい。
【符号の説明】
【００５５】
１…プリンター（印刷装置）、１０…スイッチ制御回路、１１…Ｐ−ＦＥＴ（第１のスイッチ）、１３，１４…コンデンサー分圧回路、ＳＷ…スイッチ（第２のスイッチ）、Ｃ１…第１のコンデンサー、Ｃ２…第２のコンデンサー、Ｃ３，Ｃ４…コンデンサー、Ｃ５…第３のコンデンサー、Ｃ６…第４のコンデンサー、Ｒ１…抵抗（第１の抵抗）、Ｒ２…抵抗（第２の抵抗）、ＺＤ，ＺＤ１，ＺＤ２…ツェナーダイオード（制御素子）、ＳＣＲ…サイリスター（制御素子）
【技術分野】
【０００１】
本発明は、スイッチ制御回路、及びスイッチ制御回路を搭載した印刷装置に関する。
【背景技術】
【０００２】
印刷装置などの電子機器の電源挿入部に用いられるスイッチには、耐圧制限がある。そのため、スイッチに印加される印加電圧を低減するスイッチ制御回路が用いられている（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３３７３１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、抵抗を用いた分圧回路によって、スイッチに印加される印加電圧を低減するため、スイッチがオフ状態（非導通状態）であっても、抵抗を介して電流が流れて、電力が消費されるという問題があった。
本発明は、以上のような事情に鑑み、スイッチがオフ状態（非導通状態）である場合の消費電力を低減することができるスイッチ制御回路、及び印刷装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様は、制御端子に印加される電圧に基づいて、第１の電源線から供給される電力を出力状態と非出力状態との間で切り替える第１のスイッチと、前記第１の電源線と、前記制御端子との間に接続される第１の抵抗と、前記制御端子と第２の電源線との間に、第１群のコンデンサーと第２群のコンデンサーが直列に接続されているコンデンサー分圧回路と、前記第１群のコンデンサーと並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、前記電位差が前記閾値未満である場合に非導通状態になる制御素子と、前記第２群のコンデンサーと並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替える第２のスイッチと、を備えることを特徴とするスイッチ制御回路である。
本発明の一態様によれば、第２のスイッチが非導通状態にある場合には、コンデンサー分圧回路により分圧された電圧が制御素子に印加される。これにより、制御素子の両端間の電位差が予め定められた閾値未満となり、制御素子が非導通状態になる。コンデンサー分圧回路は、電圧を分圧するための電子素子としてコンデンサーを用いて構成されている。そのため、第２のスイッチが非導通状態にある場合には、コンデンサー分圧回路に定常的に直流電流が流れないので、消費電力を低減することができる。さらに、第２のスイッチが非導通状態にある場合には上述したように制御素子が非導通状態になり、第２のスイッチには、コンデンサー分圧回路により分圧された電圧が印加される。そのため、第２のスイッチに印加される電圧が低減されるので、第２のスイッチとして低耐圧のスイッチを用いることができ、使用する第２のスイッチの選択肢を広げることができる。
【０００６】
また、上記のスイッチ制御回路において、前記第１群のコンデンサー及び前記第２群のコンデンサーの静電容量値は、前記第２のスイッチが非導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値未満であり、前記第２群のコンデンサーの両端間の電位差が、前記第２のスイッチの耐圧値以下である条件と、前記第２のスイッチが導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値以上になる条件とを満たすことを特徴とする。
本発明の一態様によれば、第２のスイッチが非導通状態である場合に第１群のコンデンサーの両端間の電位差が制御素子の閾値未満となるようにすることにより、第２のスイッチが非導通状態である場合には、制御素子は非導通状態になる。また、第２のスイッチが非導通状態である場合に第２群のコンデンサーの両端間の電位差が第２のスイッチの耐圧値以下となるようにすることにより、第２のスイッチが非導通状態である場合には、第２のスイッチに印加される電圧が第２のスイッチの耐圧値以下となる。これにより、第２のスイッチが保護される。また、第２のスイッチが導通状態である場合に第１群のコンデンサーの両端間の電位差が制御素子の閾値以上になるようにすることにより、第２のスイッチが導通状態である場合には、制御素子が導通状態となり、第１のスイッチを出力状態にする。これにより、スイッチ制御回路は、第２のスイッチを保護しつつ、第１のスイッチの出力状態と非出力状態とを正しく切り替えることができる。
【０００７】
また、上記のスイッチ制御回路は、前記制御端子と、前記コンデンサー分圧回路及び制御素子との間に、第２の抵抗を備えることを特徴とする。
本発明の一態様によれば、第１の抵抗と第２の抵抗との分圧によって、第１のスイッチを出力状態に切り替える際に、第１のスイッチの制御端子に印加する電圧を制御することができる。これにより、スイッチ制御回路は、第１のスイッチの出力状態と非出力状態とを正しく切り替えることができる。
【０００８】
また、上記のスイッチ制御回路において、前記制御素子は、ツェナーダイオードであることを特徴とする。
これにより、スイッチ制御回路は、第２のスイッチが非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。
【０００９】
また、上記のスイッチ制御回路において、前記制御素子は、当該制御端子が、前記第１の電源線と前記第２の電源線との間に第３群のコンデンサーと第４群のコンデンサーが直列に接続されているコンデンサー分圧回路の前記第３群のコンデンサーと前記第４群のコンデンサーとを接続する信号線に接続されているサイリスターであることを特徴とする。
これにより、制御素子としてサイリスターを使用することが可能になり、スイッチ制御回路は、第２のスイッチが非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。また、使用する制御素子の選択肢を広げることができる。
【００１０】
また、上記のスイッチ制御回路は、複数の前記制御素子が直列に、且つ、前記第１群のコンデンサーと並列に接続されていることを特徴とする。
これにより、閾値電圧が低い制御素子を使用することができ、使用する制御素子の選択肢を広げることができる。
【００１１】
また、本発明の一態様による印刷装置は、上記のスイッチ制御回路を備えることを特徴とする。
これにより、印刷装置の非動作時の消費電力を低減させることが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るスイッチ制御回路を示す回路図である。
【図２】実施形態におけるスイッチ制御回路の動作を示す波形図である。
【図３】本発明の第２の実施形態に係るスイッチ制御回路を示す回路図である。
【図４】本発明の第３の実施形態に係るスイッチ制御回路を示す回路図である。
【図５】スイッチ制御回路を搭載したプリンターの概略構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照しながら説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係るスイッチ制御回路１０を示す回路図である。
この図において、スイッチ制御回路１０は、Ｐ−ＦＥＴ（Ｐ型チャネル電界効果トランジスター）１１、寄生ダイオード１２、コンデンサー分圧回路１３、コンデンサー（Ｃ３、Ｃ４）、抵抗（Ｒ１、Ｒ２）、ツェナーダイオードＺＤ（制御素子）、及びスイッチＳＷを備えている。
なお、スイッチ制御回路１０は、電源回路２１と第１の電源線ＶＤＤ及び第２の電源線ＧＮＤのよって接続され、ノードＤを介して外部回路２０と接続されている。
【００１４】
Ｐ−ＦＥＴ１１（第１のスイッチ）は、例えば、Ｐ型チャネル金属酸化膜型電界効果トランジスターであり、制御端子（ゲート端子）がノードＣに、ソース端子が第１の電源線ＶＤＤに、ドレイン端子がノードＤに、それぞれ接続されている。Ｐ−ＦＥＴ１１は、ノードＣに接続された制御端子に印加される電圧に基づいて、電源電位（例えば、４２Ｖ）である第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替える。
【００１５】
Ｐ−ＦＥＴ１１は、ソース端子に対する制御端子（ゲート端子）の電位差が、閾値以下（例えば、−３Ｖ以下）である場合に出力状態になる。具体的には、制御端子（ノードＣ）の電位が、例えば、電源電位４２Ｖから３Ｖ以上低下した３９Ｖ以下になると、Ｐ−ＦＥＴ１１は、オン状態（出力状態）になってソース端子からドレイン端子に電流を流す。また、制御端子（ノードＣ）の電位が、３９Ｖを超えると、Ｐ−ＦＥＴ１１はオフ状態（出力状態）になってソース端子からドレイン端子に流れる電流を遮断する。
【００１６】
ノードＤには、第２の電源線ＧＮＤとの間にコンデンサーＣ４が接続されると共に、外部回路２０が接続されている。コンデンサーＣ４は、Ｐ−ＦＥＴ１１の出力電圧を安定化する平滑コンデンサーであり、例えば、１０００μＦ（マイクロファラッド）である。
【００１７】
また、第１の電源線ＶＤＤとノードＣとの間には、一時遅れ設定用のコンデンサーＣ３と抵抗Ｒ１（第１の抵抗）とが並列接続され、ノードＣには、抵抗Ｒ２（第２の抵抗）を介してノードＢが接続されている。ここで、コンデンサーＣ３の容量値は、例えば４．７μＦに設定され、抵抗Ｒ１、Ｒ２は、例えば１８０ＫΩ（キロオーム）、４７０ＫΩにそれぞれ設定されている。
【００１８】
また、抵抗Ｒ１と抵抗Ｒ２とは、制御端子であるノードＣの電位ＶＣを制御する分圧回路として機能する。抵抗Ｒ１、Ｒ２の分圧比は、後述するスイッチＳＷが導通状態である場合に、制御端子であるノードＣがＰ−ＦＥＴ１１をオン状態（出力状態）にできる電位（上述した３９Ｖ以下）になるように設定されている。具体的には、ツェナーダイオードＺＤのツェナー電圧Ｖｓが、例えば、２４Ｖであり、後述するスイッチＳＷが導通状態である場合に、抵抗Ｒ１、Ｒ２の分圧比は、第１の電源線ＶＤＤの電位である４２Ｖとツェナー電圧Ｖｓ（２４Ｖ）の間を分圧してノードＣが３９Ｖ以下（例えば、３７Ｖ）となるように設定される。すなわち、抵抗Ｒ１と抵抗Ｒ２とは、後述するスイッチＳＷが導通状態である場合に、第１の電源線ＶＤＤの電位である４２Ｖから５Ｖ低下した３７Ｖを、制御端子であるノードＣに印加するように分圧する。
また、抵抗Ｒ１、Ｒ２は、ツェナーダイオードＺＤ（制御素子）、及びスイッチＳＷに流れる電流を制御する。
【００１９】
コンデンサー分圧回路１３は、ノードＢと、グランド電位である第２の電源線ＧＮＤとの間に接続されている。コンデンサー分圧回路１３は、ノードＢと、グランド電位である第２の電源線ＧＮＤとの間の電位差を分圧する。コンデンサー分圧回路１３は、例えば、積層コンデンサーである第１のコンデンサーＣ１（第１群のコンデンサー）と第２のコンデンサーＣ２（第２群のコンデンサー）とが直列に接続されている。第１のコンデンサーＣ１は、ノードＢとノードＡとの間に接続されている。また、第２のコンデンサーＣ２は、ノードＡと電源線ＧＮＤとの間に接続されている。
【００２０】
ツェナーダイオードＺＤから成る制御素子は、第１のコンデンサーＣ１と並列に接続されている。つまり、ツェナーダイオードＺＤは、アノード端子がノードＡに接続され、カソード端子がノードＢに接続されている。この制御素子（ツェナーダイオードＺＤ）は、自素子の両端間の電位差が、予め定められた閾値（ツェナー電圧Ｖｓ）以上である場合に導通状態になり、自素子の両端間の電位差が閾値未満である場合に非導通状態になる。本実施形態では、制御素子として、例えばツェナー電圧Ｖｓが２４ＶのツェナーダイオードＺＤを使用する。
【００２１】
スイッチＳＷ（第２のスイッチ）は、第２のコンデンサーＣ２と並列に接続されている。つまり、スイッチＳＷは、一端がノードＡに接続され、他端が第２の電源線ＧＮＤに接続されている。スイッチＳＷは、自スイッチの両端間を導通状態と非導通状態との間で切り替える。スイッチＳＷは、例えばメカスイッチで構成される電源スイッチである。なお、スイッチＳＷの耐圧値Ｖｓｗは、例えば、２２Ｖである。
【００２２】
なお、コンデンサー分圧回路１３において、第１のコンデンサーＣ１と第２のコンデンサーＣ２との静電容量値は、次の３つの条件を満たして設定されることが必要である。
第１の条件は、スイッチＳＷ（第２のスイッチ）が非導通状態である場合に、第１のコンデンサーＣ１の両端間の電位差が制御素子（ツェナーダイオードＺＤ）の閾値未満（ツェナー電圧Ｖｓ未満）である。つまり、ノードＢの電位ＶＢからノードＡの電位ＶＡを差し引いた値（２１Ｖ：後述の式（２）参照）がツェナーダイオードＺＤのツェナー電圧Ｖｓ（２４Ｖ）未満である。
【００２３】
第２の条件は、スイッチＳＷ（第２のスイッチ）非導通状態である場合に、第２のコンデンサーＣ２の両端間の電位差がスイッチＳＷ（第２のスイッチ）の耐圧値Ｖｓｗ以下である。つまり、ノードＡの電位ＶＡ（２１Ｖ：後述の式（１）参照）が第２のスイッチＳＷの耐圧値Ｖｓｗ（２２Ｖ）以下である。
【００２４】
第３の条件は、スイッチＳＷ（第２のスイッチ）が導通状態である場合に、第１のコンデンサーＣ１の両端間の電位差がツェナーダイオードＺＤ（制御素子）の閾値以上になる。つまり、ノードＢの電位ＶＢからノードＡの電位ＶＡを差し引いた値（４２Ｖから２４Ｖの間の値である２４V＋α）がツェナーダイオードＺＤのツェナー電圧Ｖｓ（２４Ｖ）以上になる。
本実施形態において、第１のコンデンサーＣ１と第２のコンデンサーＣ２との静電容量値は、共に例えば０．０１μＦとしている。このような条件を満たすことにより、スイッチ制御回路１０は、スイッチＳＷの耐圧を考慮して保護しつつ、Ｐ−ＦＥＴ１１の出力状態と非出力状態とを正しく切り替えることができる。
【００２５】
次に、本実施形態の動作について、図２を参照して説明する。図２は、本実施形態のスイッチ制御回路１０の動作を示す波形図である。
まず、図２に示す時刻ｔ１以前におけるスイッチＳＷ（第２のスイッチ）が非導通状態である場合は、ノードＢの電位ＶＢが電源電位の４２Ｖである。また、スイッチＳＷに加わる電圧、つまりノードＡの電位ＶＡは、第１のコンデンサーＣ１と第２のコンデンサーＣ２とにより分圧されるので、次式により２１Ｖになる。
【００２６】
【数１】
【００２７】
ここで、式（１）において、変数Ｚ１は、第１のコンデンサーＣ１のインピーダンス、変数Ｚ２は、第２のコンデンサーＣ２のインピーダンスである。また、変数Ｃ１、Ｃ２は、それぞれ第１のコンデンサーＣ１及び第２のコンデンサーＣ２の静電容量値である。
したがって、ツェナーダイオードＺＤに加わる電圧Ｖｚｄは、
【００２８】
Ｖｚｄ＝ＶＢ−ＶＡ＝４２Ｖ−２１Ｖ＝２１Ｖ・・・（２）
【００２９】
となり、ツェナー電圧Ｖｓ（２４Ｖ）未満である。そのため、ツェナーダイオードＺＤは非導通状態である。また、ノードＣの電位ＶＣは４２Ｖであるため、Ｐ−ＦＥＴ１１はオフ状態であり、その結果、ノードＤの電位ＶＤは不定状態となっている。
【００３０】
このように、スイッチＳＷが非導通状態である場合は、Ｐ−ＦＥＴ１１はオフ状態（非出力状態）であり、第１の電源線ＶＤＤから供給される電力が外部回路２０に出力されることはない。また、コンデンサー分圧回路１３によりスイッチＳＷに加わる電圧が低減される。この場合、コンデンサー分圧回路１３に流れる電流は生じないため、このスイッチ制御回路１０における回路電流（消費電力）はゼロである。
【００３１】
図２の時刻ｔ１において、スイッチＳＷが非導通状態から導通状態になると、ノードＡはグランドに接続されるため、ノードＡの電位ＶＡは、瞬時に２１Ｖから０Ｖへ降下する。その結果、ツェナーダイオードＺＤの両端間の電位差、つまりノードＢとノードＡとの電位差（４２Ｖ）がツェナー電圧Ｖｓ（２４Ｖ）以上となるため、ツェナー効果により瞬時にツェナーダイオードＺＤが導通状態になる。これによって、ノードＢの電位ＶＢが４２Ｖから２４Ｖに降下する。
【００３２】
その後、ノードＢの電位ＶＢの降下によってノードＣの電位ＶＣが降下を始める。すなわち、一時遅れ用のコンデンサーＣ３の充電作用によりノードＣの電位ＶＣは、図２に示すように徐々に低下する。
そして、時刻ｔ２において、ノードＣの電位ＶＣが、４２Ｖから３Ｖ低下した３９Ｖに達すると、上述したように、Ｐ−ＦＥＴ１１は、オン状態（出力状態）になる。その結果、ノードＤの電位ＶＤが不定状態から４２Ｖに上昇して外部回路２０に電力が供給される。
その後の時刻ｔ３において、ノードＣの電位ＶＣは、ボトム電位の３７Ｖまで降下する。
【００３３】
そして、時刻ｔ４において、スイッチＳＷが導通状態から非導通状態になると、ノードＡの電位ＶＡは、第１及び第２のコンデンサーＣ１、Ｃ２の充電作用により徐々に上昇して２１Ｖまで戻る。ノードＡの電位ＶＡの上昇により、ノードＢとノードＡとの電位差がツェナー電圧（２４Ｖ）未満となると、ツェナーダイオードＺＤが非導通状態になる。その結果、ノードＢの電位ＶＢも４２Ｖまで戻る。
【００３４】
また、ノードＣの電位ＶＣは、第１及び第２のコンデンサーＣ１、Ｃ２よりも容量値がかなり大きいコンデンサーＣ１の放電作用により、ボトム電位の３７ＶからノードＡ及びノードＢよりもゆっくりと徐々に上昇する。
時刻ｔ５において、ノードＣの電位ＶＣが３９Ｖに達すると、上述したように、Ｐ−ＦＥＴ１１は、オフ状態（非出力状態）になる。その結果、ノードＤの電位ＶＤは、ゆっくり減少する。
そして、時刻ｔ６において、ノードＤの電位ＶＤは、不定状態に戻る。また、ノードＣの電位ＶＣも４２Ｖに戻る。
【００３５】
以上のように、本実施形態によれば、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１（第１のスイッチ）が、制御端子（ノードＣ）に印加される電圧に基づいて、第１の電源線ＶＤＤから供給される電力を出力状態と非出力状態との間で切り替える。抵抗Ｒ１（第１の抵抗）は、Ｐ−ＦＥＴ１１の制御端子（ノードＣ）との間に接続される。コンデンサー分圧回路１３は、Ｐ−ＦＥＴ１１の制御端子（ノードＣ）と第２の電源線ＧＮＤとの間に、第１のコンデンサーＣ１（第１群のコンデンサー）と第２のコンデンサーＣ２（第２群のコンデンサー）が直列に接続されている。ツェナーダイオードＺＤ（制御素子）は、第１のコンデンサーＣ１と並列に接続され、自素子の両端間の電位差が予め定められた閾値Ｖｓ以上である場合に導通状態になり、自素子の両端間の電位差が閾値Ｖｓ未満である場合に非導通状態になる。スイッチＳＷ（第２のスイッチ）は、第２のコンデンサーＣ２と並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替える。
【００３６】
すなわち、スイッチＳＷが非導通状態にある場合に、コンデンサー分圧回路１０により分圧され、ツェナーダイオードＺＤが、非導通状態になる。つまり、コンデンサー分圧回路１３は、スイッチＳＷが非導通状態にある場合にスイッチＳＷに加わる電圧を減少させる。この場合、コンデンサー分圧回路１３に流れる電流が生じない。
これにより、スイッチ制御回路１０は、スイッチＳＷが非導通状態にある場合に、消費電力を低減することができる。また、スイッチＳＷとして低耐圧のスイッチを用いることができるので、使用するスイッチＳＷの選択肢を広げることができる。
【００３７】
また、本実施形態において、第１群のコンデンサーＣ１及び第２群のコンデンサーＣ２の静電容量値は、スイッチＳＷが非導通状態である場合に、第１群のコンデンサーＣ１の両端間の電位差が、閾値Ｖｓ未満であり（第１の条件）、第２群のコンデンサーＣ２の両端間の電位差が、スイッチＳＷの耐圧値以下（第２の条件）である条件と、スイッチＳＷが導通状態である場合に、第１群のコンデンサーＣ１の両端間の電位差が、閾値Ｖｓ以上になる条件（第３の条件）とを満たすことを特徴とする。
【００３８】
すなわち、スイッチＳＷが非導通状態である場合にコンデンサーＣ１の両端間の電位差がツェナーダイオードＺＤの閾値Ｖｓ未満となるようにすることにより、スイッチＳＷが非導通状態である場合には、ツェナーダイオードＺＤは非導通状態になる。また、スイッチＳＷが非導通状態である場合にコンデンサーＣ２の両端間の電位差がスイッチＳＷの耐圧値以下となるようにすることにより、スイッチＳＷが非導通状態である場合には、スイッチＳＷに印加される電圧がスイッチＳＷの耐圧値以下となる。これにより、スイッチＳＷが保護される。
また、スイッチＳＷが導通状態である場合にコンデンサーＣ１の両端間の電位差がツェナーダイオードＺＤの閾値Ｖｓ以上になるようにすることにより、スイッチＳＷが導通状態である場合には、ツェナーダイオードＺＤが導通状態となり、Ｐ−ＦＥＴ１１を出力状態にする。
これにより、スイッチ制御回路１０は、スイッチＳＷを保護しつつ、Ｐ−ＦＥＴ１１の出力状態と非出力状態とを正しく切り替えることができる。
【００３９】
また、本実施形態において、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１の制御端子（ノードＣ）と、コンデンサー分圧回路１３及びツェナーダイオードＺＤとの間に、抵抗Ｒ２（第２の抵抗）を備える。
すなわち、抵抗Ｒ１と抵抗Ｒ２との分圧によって、Ｐ−ＦＥＴ１１を出力状態に切り替える際に、Ｐ−ＦＥＴ１１の制御端子に印加する電圧を制御することができる。これにより、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１の出力状態と非出力状態とを正しく切り替えることができる。
【００４０】
また、本実施形態において、制御素子は、ツェナーダイオードＺＤである。
すなわち、制御素子としてツェナーダイオードＺＤを用いたので、簡易な回路構成でスイッチ制御回路１０を構成することができる。これにより、スイッチ制御回路１０は、スイッチＳＷが非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。
【００４１】
［第２の実施形態］
図３は、本発明の第２の実施形態に係るスイッチ制御回路１０を示す回路図である。この図において、図１と共通する要素には同一の符号を付し、その説明を省略する。
この図において、スイッチ制御回路１０は、複数の制御素子ＺＤ１、ＺＤ２が直列に、且つ、第１のコンデンサーＣ１と並列に接続されている点が、第１の実施形態で説明した図１の回路構成と異なる。すなわち、本実施形態のスイッチ制御回路１０は、図１の回路構成におけるツェナーダイオードＺＤ（制御素子）を、直列接続された複数のツェナーダイオードＺＤ１、ＺＤ２に置き換えた構成となっている。
【００４２】
ツェナーダイオードＺＤ１は、カソード端子がノードＢに接続され、アノード端子がツェナーダイオードＺＤ２のカソード端子に接続されている。また、ツェナーダイオードＺＤ２は、アノード端子がノードＡに接続されている。
ツェナーダイオードＺＤ１、ＺＤ２は、例えば、ツェナー電圧Ｖｓが１２Ｖであり、直列に接続されている場合、ノードＢとノードＡとの電位差が２４Ｖ以上である場合にそれぞれ導通状態になり、ノードＢとノードＡとの電位差が２４Ｖ未満である場合に非導通状態になる。
【００４３】
このような回路構成においても、動作は第１の実施形態で説明した内容と同様である。
本実施形態によれば、上記第１の実施形態と同等の効果を得ることができる。また、複数の制御素子（ツェナーダイオードＺＤ１、ＺＤ２）が直列に、且つ、第１のコンデンサーＣ１と並列に接続されるようにしたので、制御素子として、第１の実施形態より低いツェナー電圧のツェナーダイオードを用いることができ、使用する制御素子の選択肢が広がる。
【００４４】
［第３の実施形態］
図４は、本発明の第３の実施形態に係るスイッチ制御回路１０を示す回路図である。この図において、図１と共通する要素には同一の符号を付し、その説明を省略する。
この図において、スイッチ制御回路１０は、制御素子として、アノード端子がノードＢに接続されカソード端子がノードＡに接続されたサイリスターＳＣＲを用いる構成である。具体的には、スイッチ制御回路１０は、Ｐ−ＦＥＴ１１、コンデンサー分圧回路（１３、１４）、コンデンサー（Ｃ３、Ｃ４）、抵抗（Ｒ１、Ｒ２）、サイリスターＳＣＲ（制御素子）、及びスイッチＳＷを備えている。
【００４５】
コンデンサー分圧回路１４は、第１の電源線ＶＤＤと第２の電源線ＧＮＤとの間に第３のコンデンサーＣ５（第３群のコンデンサー）と第４のコンデンサーＣ６（第４群のコンデンサー）が直列に接続されている。そして、第３のコンデンサーＣ５と第４のコンデンサーＣ６とを接続する信号線であるノードＥに、サイリスターＳＣＲの制御端子が接続されている。本実施形態において、第３のコンデンサーＣ５と第４のコンデンサーＣ６との静電容量値は、共に例えば０．０１μＦとしている。また、第１の電源線ＶＤＤの電位が例えば４２Ｖであり、第２の電源線ＧＮＤの電位が例えば０Ｖである。そのため、ノードＥの電位は、常に、２１Ｖになる。
サイリスターＳＣＲ（制御素子）は、上述したように、アノード端子がノードＢにカソード端子がノードＡに接続され、さらに、制御端子がノードＥに接続されている。
【００４６】
このような回路構成においては、サイリスターＳＣＲは、常にノードＥの電位（２１Ｖ）が制御端子に印加されている。つまり、スイッチＳＷ（第２のスイッチ）が非導通状態である場合、サイリスターＳＣＲのカソード端子（ノードＡ）と制御端子（ノードＥ）とは、等しい電位（２１Ｖ）となる。そのため、サイリスターＳＣＲは、非導通状態になる。そして、スイッチＳＷ（第２のスイッチ）が非導通状態から導通状態になると、サイリスターＳＣＲは、制御端子とカソード端子（ノードＡ）との間に電位差が生じて、導通状態になる。その他の動作は、第１の実施形態と同様である。
【００４７】
以上のように、本実施形態によれば、コンデンサー分圧回路１４は、第１の電源線ＶＤＤと第２の電源線ＶＤＤとの間に第３のコンデンサーＣ５（第３群のコンデンサー）と第４のコンデンサーＣ６（第４群のコンデンサー）が直列に接続されている。サイリスターＳＣＲ（制御素子）は、制御端子が、コンデンサー分圧回路１４の第３のコンデンサーＣ５と第４のコンデンサーＣ６を接続する信号線（ノードＥ）に接続されている。
これにより、制御素子としてサイリスターを使用することが可能になり、本実施形態におけるスイッチ制御回路１０は、上記第１の実施形態と同等の効果を得ることができると共に、スイッチＳＷ（第２のスイッチ）が非導通状態にある場合に、簡易な回路構成によって、消費電力を低減することができる。また、使用する制御素子の選択肢を広げることができる。
【００４８】
［第４の実施形態］
第４の実施形態では、上述した各実施形態におけるスイッチ制御回路１０を備えるプリンターの一例を説明する。
図５は、本発明のスイッチ制御回路１０を搭載したプリンターの概略構成を示すブロック図である。
この図において、プリンター１（印刷装置）は、印刷機構部３０、制御部４０、パネル部６０、電源挿入部７０、及びＡＣ／ＤＣ（交流／直流）変換器５０を主なコンポーネントとして備えている。
印刷機構部３０は、用紙（被搬送媒体）を搬送し、用紙上に印刷を行う。また、制御部４０は、パネル部６０及び印刷機構部３０を制御する。また、制御部４０は、ホストコンピューター８０から供給される印刷データに基づき、印刷機構部３０に対して印刷を行わせる。
【００４９】
パネル部６０は、エラー表示などのプリンター１の状態や、各種印刷設定などを制御部４０からの指令に基づいて表示する。
ＡＣ／ＤＣ変換器５０は、商用電源（ＡＣ１００Ｖ）から供給される交流電力に対して整流、変圧等を行う。ＡＣ／ＤＣ変換器５０は、電源挿入部７０に、商用電源（ＡＣ１００Ｖ）から変換した直流電力を電源挿入部７０に供給する。
電源挿入部７０は、上述した各実施形態におけるスイッチ制御回路１０を備えている。電源挿入部７０は、スイッチ制御回路１０を介して、ＡＣ／ＤＣ変換器５０から供給された直流電力を、プリンター１の各部に電力を供給する。すなわち、スイッチ制御回路１０は、スイッチＳＷ（第２のスイッチ）に対応する電源スイッチが操作されることにより、他の各部に電力を供給する。
【００５０】
以上のように、本実施形態におけるプリンター１は、上述した実施形態におけるスイッチ制御回路１０を備えている。そのため、プリンター１は、スイッチＳＷ（第２のスイッチ）が非導通状態、すなわち、プリンター１の電源をオフしている場合におけるプリンター１の消費電力を低減させることが可能になる。
【００５１】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
上記の各実施形態において、スイッチ制御回路１０は、抵抗Ｒ２（第２の抵抗）を備える形態を説明したが、抵抗Ｒ２を省略した形態でもよい。この場合、制御端子（ノードＣ）の電位ＶＣは、ノードＢの電位ＶＢ（つまりツェナー電圧Ｖｓに相当する２４Ｖ）まで低下するが、Ｐ−ＦＥＴ１１は、上記の各実施形態と同様に動作する。
【００５２】
また、上記の各実施形態において、第１のコンデンサーＣ１と第２のコンデンサーＣ２として積層コンデンサーを用いたが、例えばセラミックコンデンサーなどを用いてもよい。また、第１のコンデンサーＣ１及び第２のコンデンサーＣ２は、それぞれ１つのコンデンサーを用いる形態を説明したが、複数のコンデンサーを組み合わせて構成する第１群のコンデンサー及び第２群のコンデンサーとしてもよい。また、第３のコンデンサーＣ５及び第４のコンデンサーＣ６についても同様に、複数のコンデンサーを組み合わせて構成する第３群のコンデンサー及び第４群のコンデンサーとしてもよい。
【００５３】
また、上記の各実施形態において、スイッチＳＷ（第２のスイッチ）としてメカスイッチを適用する形態を説明したが、光スイッチや、トランジスターなどの電気スイッチを適用する形態であってもよい。
また、上記の各実施形態において、第１のコンデンサーＣ１と並列に制御素子を配置し、第２のコンデンサーＣ２と並列にスイッチＳＷを配置する形態を説明したが、第１のコンデンサーＣ１と並列にスイッチＳＷを配置し、第２のコンデンサーＣ２と並列に制御素子を配置する形態でもよい。
また、上記の第２の実施形態において、複数のツェナーダイオード（ＺＤ１、ＺＤ２）を備える形態を説明したが、第３の実施形態において、複数のサイリスターを適用する形態でもよい。
【００５４】
また、上記の第４の実施形態において、上記の各実施形態におけるスイッチ制御回路１０をプリンター１に適用する形態を説明したが、これに限定されるものではない。携帯端末や携帯電話などの他の装置や電子装置に適用してもよい。
【符号の説明】
【００５５】
１…プリンター（印刷装置）、１０…スイッチ制御回路、１１…Ｐ−ＦＥＴ（第１のスイッチ）、１３，１４…コンデンサー分圧回路、ＳＷ…スイッチ（第２のスイッチ）、Ｃ１…第１のコンデンサー、Ｃ２…第２のコンデンサー、Ｃ３，Ｃ４…コンデンサー、Ｃ５…第３のコンデンサー、Ｃ６…第４のコンデンサー、Ｒ１…抵抗（第１の抵抗）、Ｒ２…抵抗（第２の抵抗）、ＺＤ，ＺＤ１，ＺＤ２…ツェナーダイオード（制御素子）、ＳＣＲ…サイリスター（制御素子）
【特許請求の範囲】
【請求項１】
制御端子に印加される電圧に基づいて、第１の電源線から供給される電力を出力状態と非出力状態との間で切り替える第１のスイッチと、
前記第１の電源線と、前記制御端子との間に接続される第１の抵抗と、
前記制御端子と第２の電源線との間に、第１群のコンデンサーと第２群のコンデンサーが直列に接続されているコンデンサー分圧回路と、
前記第１群のコンデンサーと並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、前記電位差が前記閾値未満である場合に非導通状態になる制御素子と、
前記第２群のコンデンサーと並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替える第２のスイッチと、
を備えることを特徴とするスイッチ制御回路。
【請求項２】
前記第１群のコンデンサー及び前記第２群のコンデンサーの静電容量値は、
前記第２のスイッチが非導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値未満であり、前記第２群のコンデンサーの両端間の電位差が、前記第２のスイッチの耐圧値以下である条件と、
前記第２のスイッチが導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値以上になる条件と
を満たすことを特徴とする請求項１に記載のスイッチ制御回路。
【請求項３】
前記制御端子と、前記コンデンサー分圧回路及び制御素子との間に、第２の抵抗を備えることを特徴とする請求項１又は請求項２に記載のスイッチ制御回路。
【請求項４】
前記制御素子は、ツェナーダイオードであることを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチ制御回路。
【請求項５】
前記制御素子は、
当該制御端子が、前記第１の電源線と前記第２の電源線との間に第３群のコンデンサーと第４群のコンデンサーが直列に接続されているコンデンサー分圧回路の前記第３群のコンデンサーと前記第４群のコンデンサーとを接続する信号線に接続されているサイリスターである
ことを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチ制御回路。
【請求項６】
複数の前記制御素子が直列に、且つ、前記第１群のコンデンサーと並列に接続されていることを特徴とする請求項１から請求項５のいずれか１項に記載のスイッチ制御回路。
【請求項７】
請求項１から請求項６のいずれか１項に記載のスイッチ制御回路を備えることを特徴とする印刷装置。
【請求項１】
制御端子に印加される電圧に基づいて、第１の電源線から供給される電力を出力状態と非出力状態との間で切り替える第１のスイッチと、
前記第１の電源線と、前記制御端子との間に接続される第１の抵抗と、
前記制御端子と第２の電源線との間に、第１群のコンデンサーと第２群のコンデンサーが直列に接続されているコンデンサー分圧回路と、
前記第１群のコンデンサーと並列に接続され、自素子の両端間の電位差が、予め定められた閾値以上である場合に導通状態になり、前記電位差が前記閾値未満である場合に非導通状態になる制御素子と、
前記第２群のコンデンサーと並列に接続され、自スイッチの両端間を導通状態と非導通状態との間で切り替える第２のスイッチと、
を備えることを特徴とするスイッチ制御回路。
【請求項２】
前記第１群のコンデンサー及び前記第２群のコンデンサーの静電容量値は、
前記第２のスイッチが非導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値未満であり、前記第２群のコンデンサーの両端間の電位差が、前記第２のスイッチの耐圧値以下である条件と、
前記第２のスイッチが導通状態である場合に、前記第１群のコンデンサーの両端間の電位差が、前記閾値以上になる条件と
を満たすことを特徴とする請求項１に記載のスイッチ制御回路。
【請求項３】
前記制御端子と、前記コンデンサー分圧回路及び制御素子との間に、第２の抵抗を備えることを特徴とする請求項１又は請求項２に記載のスイッチ制御回路。
【請求項４】
前記制御素子は、ツェナーダイオードであることを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチ制御回路。
【請求項５】
前記制御素子は、
当該制御端子が、前記第１の電源線と前記第２の電源線との間に第３群のコンデンサーと第４群のコンデンサーが直列に接続されているコンデンサー分圧回路の前記第３群のコンデンサーと前記第４群のコンデンサーとを接続する信号線に接続されているサイリスターである
ことを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチ制御回路。
【請求項６】
複数の前記制御素子が直列に、且つ、前記第１群のコンデンサーと並列に接続されていることを特徴とする請求項１から請求項５のいずれか１項に記載のスイッチ制御回路。
【請求項７】
請求項１から請求項６のいずれか１項に記載のスイッチ制御回路を備えることを特徴とする印刷装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２０９６３７（Ｐ２０１２−２０９６３７Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７１７４５（Ｐ２０１１−７１７４５）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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