ゲートドライブ回路
【課題】簡単な構成で、ワイドバンドギャップ半導体からなるスイッチ素子を駆動するゲートドライブ回路。
【解決手段】ワイドバンドギャップ半導体からなるスイッチ素子Ｑ１であって、ドレインとソースとゲートとを有し、ゲートをドライブする信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、オフ信号期間は、スイッチ素子Ｑ１のゲート・ソース間を短絡するスイッチＳＷ１とを備えることを特徴とするゲートドライブ回路。
【解決手段】ワイドバンドギャップ半導体からなるスイッチ素子Ｑ１であって、ドレインとソースとゲートとを有し、ゲートをドライブする信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、オフ信号期間は、スイッチ素子Ｑ１のゲート・ソース間を短絡するスイッチＳＷ１とを備えることを特徴とするゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ，ＳｉＣなどのワイドバンドギャップ半導体のゲートドライブに関し、特に、ＧａＮＦＥＴへの最適な駆動を行う技術に関する。
【背景技術】
【０００２】
電力用半導体スイッチのスイッチングを利用して、交流電力又は直流電力をレベルの異なる交流電力又は直流電力に変換する電力変換装置は、例えば、無停電電源装置やモーター用インバータ、ＤＣ−ＤＣコンバータなどに利用される。
【０００３】
電力用半導体スイッチはドレインとソースとの間に、オン抵抗が存在し、既存のシリコンデバイスでは、ほぼ理論値近くまで改善されつつある。しかし、近年のインバータ及びＤＣ−ＤＣコンバータにおいては、より効率向上のためさらなる低オン抵抗素子が望まれている。
このため、既存のシリコンデバイスをはるかに凌駕するポテンシャルを持つＳｉＣ或いはＧａＮデバイスはその実用化が待ち望まれている。
【０００４】
ここで、既存のシリコンデバイスから、ＧａＮ，ＳｉＣなどのワイドバンドギャップ半導体、すなわち、ノーマリオフ型のＧａＮＦＥＴが研究開発され、最近のノーマリオフ型ＦＥＴはしきい値電圧が１〜数Ｖ程度まで製作が可能になった。
【０００５】
図３（ａ）はノーマリオフ型のＧａＮＦＥＴの各静特性を示し、図３（ｂ）はノーマリオフ型のＧａＮＦＥＴのゲート・ソース電圧対ゲート電流特性を示す。このノーマリオフ型ＦＥＴの特徴として、図３（ｂ）に示すように、ゲート・ソース間が従来のシリコンＭＯＳＦＥＴのような絶縁構造ではないために、過大なゲートドライブ電圧を印加すると、ゲート・ソース間に大電流が流れ、ダイオードの順方向電圧に類似した特性を示す。
【０００６】
図５は従来のシリコンＭＯＳＦＥＴのゲートドライブ回路の一例を示す回路構成図である。ゲートパルス信号Ｖｓが入力されると、ゲート抵抗Ｒｄと並列に接続されているスピードアップコンデンサＣｄと抵抗Ｒｄの並列接続回路により、ゲート・ソース間電圧をより速く上昇させるものである。
【０００７】
また、図６は従来のゲートドライブ回路をノーマリオフ型のＧａＮＦＥＴへ応用した場合のゲート電圧波形を示す図である。
従来のシリコンＭＯＳＦＥＴの場合と同様に、ゲートパルス信号Ｖｓが入力されるとゲート・ソース間電圧をより速く上昇させ、ゲートパルス信号Ｖｓが０Ｖになると、ゲート・ソース間電圧を逆バイアスすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１６３８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、スイッチング電源に搭載されるスイッチング素子の制御方法は、スイッチング周波数を変化させて出力電圧制御を行うか、スイッチングパルス幅をＰＷＭ制御することにより出力電圧を安定化するものである。
図６に示すように、従来の方式をノーマリオフ型のＧａＮＦＥＴへ応用した場合では、スイッチングの周波数やデューティー比が変化した際にターンオンする直前の負電圧値も同時に変化するので、ターンオン時のスイッチング特性が変動し安定しない問題があった。また、周波数やデューティーが所定の範囲で限定できれば、コンデンサＣｄと抵抗Ｒｄの値を最適化することでゲート容量とドライブ電圧を分割することができる。しかし、スイッチング周波数が高い周波数に移行した場合、またはオンデューティーが大きく変化した場合にはコンデンサＣｄの充電電圧が放電されずにゲート入力容量ＣｇとコンデンサＣｄとの分割電圧が偏る。
すなわち、図６のＶｇ１ａ，Ｖｇ２ａ，Ｖｇ３ａのようにターンオン時のゲート電圧が異なるので、スイッチング素子を駆動するのに十分なゲート電圧に達しない場合には、高速のターンオン動作を得られなくなってスイッチング損失が増加する場合が想定される。
また、オフ期間中にゲートに負電圧が印加されるので安定したオフ状態を期待できる半面、内蔵ダイオードを持たないＧａＮＦＥＴにおいては、インダクタンス負荷を接続した場合の回生動作時に、大きな電圧降下を伴う図３（ａ）の第３現象の領域での動作となる問題があった。
【００１０】
本発明は、簡単な回路で、ゲートドライブの安定化と、オフ状態の誤動作防止、及び回生動作時の損失低減を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、ゲートをドライブする制御信号によりオン・オフ動作し、制御信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、スイッチ素子のゲートとソースとの間に、制御信号のオフ信号期間は短絡する手段を備えることを特徴とする。
また、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、ゲートをドライブする制御信号によりオン・オフ動作し、制御信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、スイッチ素子のゲート・ソース間には第１のＮ型ＭＯＳＦＥＴのドレイン・ソースが接続され、制御信号はＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴからなるインバータ構成の回路から出力され、Ｐ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとのゲートには、ＭＯＳＦＥＴのゲートに制御信号の１８０度位相が異なる反転した制御信号が入力され、制御信号のオフ信号期間は第１のＮ型ＭＯＳＦＥＴによるスイッチ素子のゲート・ソース間を短絡するスイッチを備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体スイッチのゲートとソースとの間にゲート・ソース間を短絡するスイッチ回路を接続したので、即ち、簡単な回路で、ワイドバンドギャップ半導体スイッチに印加されるスイッチングオフ時に発生するゲート端子のノイズ電圧を抑制し、かつスイッチング特性及びオン抵抗を犠牲にすることなくドライブすることができる。
また、インダクタンス負荷を接続した場合には、回生動作時の損失低減ができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１のゲートドライブ回路を示す回路構成図である。
【図２】実施例１のゲート電圧波形を示す図である。
【図３】ノーマリオフ型のＧａＮＦＥＴの各静特性の代表図である。
【図４】実施例２のゲートドライブ回路を示す回路構成図である。
【図５】従来のシリコンＭＯＳＦＥＴのドライブ回路の一例を示す回路構成図である。
【図６】従来のドライブ回路をノーマリオフ型のＧａＮＦＥＴへ応用した場合のゲート電圧波形を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明のゲートドライブ回路の実施の形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００１５】
図１は実施例１のゲートドライブ回路を示す図である。図１に示す実施例の半導体スイッチＱ１は、ＧａＮのワイドバンドギャップ半導体からなるＨＥＭＴを用いたことを特徴とする。
この半導体スイッチＱ１は、ゲートＧとドレインとソースとを有し、ゲート・ソース間にドライブ電圧を徐々に印加していくと、ゲート閾値電圧を超え、ドレイン・ソース間電圧の飽和電圧に達した以上のゲート電圧において、ダイオード特性のようにゲート電流が流れ始める特性を持っている。
【００１６】
図１の実施例１において、半導体スイッチＱ１への制御信号Ｖｓは、コンデンサＣｄと抵抗Ｒｄとが並列に接続され、半導体スイッチＱ１のゲートに接続されている。半導体スイッチＱ１のゲートには、スイッチＳＷ１の一端が接続され、スイッチＳＷ１の他方は半導体スイッチＱ１のソースに接続されている。スイッチＳＷ１のオン・オフは、制御信号ＶｓのＨレベルでオフし、Ｌレベルでオンする。
【００１７】
図２は、実施例１のゲート電圧波形を示す図である。
半導体スイッチＱ１への制御信号ＶｓがＨレベルかつスイッチＳＷ１がオフ状態になると、コンデンサＣｄと抵抗Ｒｄからなる並列接続回路を介して半導体スイッチＱ１のゲート端子に電圧が印加され、半導体スイッチＱ１はオン状態になる。
【００１８】
次に、制御信号ＶｓがＬレベルかつスイッチＳＷ１がオン状態になると、コンデンサＣｄに充電された電圧を急速に放電すると同時に、半導体スイッチＱ１のゲート・ソース間容量に充電された電荷も放電する。
制御信号ＶｓのＨレベル電圧が入るまでの期間は、スイッチＳＷ１はオン状態であるため、ノイズ等による半導体スイッチＱ１の誤動作を防止する。
【００１９】
このように実施例１のゲートドライブ回路によれば、半導体スイッチＱ１のゲートとソースの間にスイッチＳＷ１を接続することで、半導体スイッチＱ１のゲート閾値電圧が低くても、スイッチングオフ時のノイズマージンを十分確保できる。
【００２０】
また、半導体スイッチＱ１の負荷がインダクタンスを含む負荷の場合で回路構成や動作条件によっては、スイッチングオフ時の回生時に図３（ａ）の第３現象の領域動作になるが、スイッチＳＷ１によりゲート・ソース間電圧を０Ｖとすることにより、第３現象の領域において、ゲートオフ状態で最も低い電圧動作を得られる。
すなわち、半導体スイッチＱ１のソース・ドレイン電圧を低く抑えることができ、回生動作時の損失を抑制する効果もある。
【００２１】
図４は実施例２のゲートドライブ回路ＳＷ１ａを示す図である。
実施例２のゲートドライブ回路ＳＷ１ａは、Ｐ型ＭＯＳＦＥＴ Ｑ４とＮ型ＭＯＳＦＥＴ Ｑ３とＮ型ＭＯＳＦＥＴ Ｑ２から構成されている。各ＭＯＳＦＥＴのゲートは、制御信号Ｖｓを１８０度位相反転した信号Ｖｓｒが各々入力されている。Ｐ型ＭＯＳＦＥＴ Ｑ４のドレインとＮ型ＭＯＳＦＥＴ Ｑ３のドレインとは接続され、コンデンサＣｄと抵抗Ｒｄとの並列接続回路の一端に接続されている。
Ｐ型ＭＯＳＦＥＴ Ｑ４のソースは図示しないドライブ回路の電源電圧Ｖｃｃに接続され、Ｎ型ＭＯＳＦＥＴ Ｑ３のソースとＮ型ＭＯＳＦＥＴ Ｑ２のソースが半導体スイッチＱ１のソース（ＧＮＤ）に接続されている。Ｎ型ＭＯＳＦＥＴ Ｑ２のドレインは、コンデンサＣｄと抵抗Ｒｄとの並列接続回路の他端と共に半導体スイッチＱ１のゲートに接続されている。また、Ｎ型ＭＯＳＦＥＴ Ｑ３のゲートとＮ型ＭＯＳＦＥＴ Ｑ２のゲートは接続され、信号Ｖｓｒが入力されている。
【００２２】
制御信号Ｖｓは、信号ＶｓｒをＰ型ＭＯＳＦＥＴ Ｑ４とＮ型ＭＯＳＦＥＴ Ｑ３の出力より１８０度位相反転した信号としてコンデンサＣｄと抵抗Ｒｄとの並列接続回路の一端に入力される。ここで、Ｎ型ＭＯＳＦＥＴ Ｑ２のオン・オフ動作は、Ｎ型ＭＯＳＦＥＴ Ｑ３と同期してオン・オフ動作する。すなわち、制御信号Ｖｓが０Ｖ、信号ＶｓｒがＨレベルにある時にＮ型ＭＯＳＦＥＴ Ｑ２及びＱ３はオン状態となる。
従って、図２に示す実施例１のシーケンス図のように、制御信号Ｖｓが０Ｖのオフ期間において半導体スイッチＱ１のゲート・ソース間電圧を０Ｖにする。
なお、必要に応じて、Ｐ型ＭＯＳＦＥＴ Ｑ４及びＮ型ＭＯＳＦＥＴ Ｑ３とＮ型ＭＯＳＦＥＴ Ｑ２のゲート信号Ｖｓｒに対して各々デッドタイムを設けて、Ｐ型ＭＯＳＦＥＴ Ｑ４及びＮ型ＭＯＳＦＥＴ Ｑ３との貫通電流を防止する手段を講じてもよい。
【００２３】
このように実施例２のゲートドライブ回路ＳＷ１ａによれば、実施例１と同様の効果を得ることができる。
【産業上の利用可能性】
【００２４】
本発明は、無停電電源装置、モーター用インバータ、ＤＣ−ＤＣコンバータ等に使用されるスイッチング素子に適用可能である。
【符号の説明】
【００２５】
Ｃｄ コンデンサ
Ｒｄ 抵抗
ＳＷ１，ＳＷ１ａ スイッチ
Ｑ１ ノーマリオフ型ＧａＮＦＥＴ
Ｑ２，Ｑ３ Ｎ型ＭＯＳＦＥＴ
Ｑ４ Ｐ型ＭＯＳＦＥＴ
ＩＮＶ１ インバータ
【技術分野】
【０００１】
本発明は、ＧａＮ，ＳｉＣなどのワイドバンドギャップ半導体のゲートドライブに関し、特に、ＧａＮＦＥＴへの最適な駆動を行う技術に関する。
【背景技術】
【０００２】
電力用半導体スイッチのスイッチングを利用して、交流電力又は直流電力をレベルの異なる交流電力又は直流電力に変換する電力変換装置は、例えば、無停電電源装置やモーター用インバータ、ＤＣ−ＤＣコンバータなどに利用される。
【０００３】
電力用半導体スイッチはドレインとソースとの間に、オン抵抗が存在し、既存のシリコンデバイスでは、ほぼ理論値近くまで改善されつつある。しかし、近年のインバータ及びＤＣ−ＤＣコンバータにおいては、より効率向上のためさらなる低オン抵抗素子が望まれている。
このため、既存のシリコンデバイスをはるかに凌駕するポテンシャルを持つＳｉＣ或いはＧａＮデバイスはその実用化が待ち望まれている。
【０００４】
ここで、既存のシリコンデバイスから、ＧａＮ，ＳｉＣなどのワイドバンドギャップ半導体、すなわち、ノーマリオフ型のＧａＮＦＥＴが研究開発され、最近のノーマリオフ型ＦＥＴはしきい値電圧が１〜数Ｖ程度まで製作が可能になった。
【０００５】
図３（ａ）はノーマリオフ型のＧａＮＦＥＴの各静特性を示し、図３（ｂ）はノーマリオフ型のＧａＮＦＥＴのゲート・ソース電圧対ゲート電流特性を示す。このノーマリオフ型ＦＥＴの特徴として、図３（ｂ）に示すように、ゲート・ソース間が従来のシリコンＭＯＳＦＥＴのような絶縁構造ではないために、過大なゲートドライブ電圧を印加すると、ゲート・ソース間に大電流が流れ、ダイオードの順方向電圧に類似した特性を示す。
【０００６】
図５は従来のシリコンＭＯＳＦＥＴのゲートドライブ回路の一例を示す回路構成図である。ゲートパルス信号Ｖｓが入力されると、ゲート抵抗Ｒｄと並列に接続されているスピードアップコンデンサＣｄと抵抗Ｒｄの並列接続回路により、ゲート・ソース間電圧をより速く上昇させるものである。
【０００７】
また、図６は従来のゲートドライブ回路をノーマリオフ型のＧａＮＦＥＴへ応用した場合のゲート電圧波形を示す図である。
従来のシリコンＭＯＳＦＥＴの場合と同様に、ゲートパルス信号Ｖｓが入力されるとゲート・ソース間電圧をより速く上昇させ、ゲートパルス信号Ｖｓが０Ｖになると、ゲート・ソース間電圧を逆バイアスすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１６３８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、スイッチング電源に搭載されるスイッチング素子の制御方法は、スイッチング周波数を変化させて出力電圧制御を行うか、スイッチングパルス幅をＰＷＭ制御することにより出力電圧を安定化するものである。
図６に示すように、従来の方式をノーマリオフ型のＧａＮＦＥＴへ応用した場合では、スイッチングの周波数やデューティー比が変化した際にターンオンする直前の負電圧値も同時に変化するので、ターンオン時のスイッチング特性が変動し安定しない問題があった。また、周波数やデューティーが所定の範囲で限定できれば、コンデンサＣｄと抵抗Ｒｄの値を最適化することでゲート容量とドライブ電圧を分割することができる。しかし、スイッチング周波数が高い周波数に移行した場合、またはオンデューティーが大きく変化した場合にはコンデンサＣｄの充電電圧が放電されずにゲート入力容量ＣｇとコンデンサＣｄとの分割電圧が偏る。
すなわち、図６のＶｇ１ａ，Ｖｇ２ａ，Ｖｇ３ａのようにターンオン時のゲート電圧が異なるので、スイッチング素子を駆動するのに十分なゲート電圧に達しない場合には、高速のターンオン動作を得られなくなってスイッチング損失が増加する場合が想定される。
また、オフ期間中にゲートに負電圧が印加されるので安定したオフ状態を期待できる半面、内蔵ダイオードを持たないＧａＮＦＥＴにおいては、インダクタンス負荷を接続した場合の回生動作時に、大きな電圧降下を伴う図３（ａ）の第３現象の領域での動作となる問題があった。
【００１０】
本発明は、簡単な回路で、ゲートドライブの安定化と、オフ状態の誤動作防止、及び回生動作時の損失低減を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、ゲートをドライブする制御信号によりオン・オフ動作し、制御信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、スイッチ素子のゲートとソースとの間に、制御信号のオフ信号期間は短絡する手段を備えることを特徴とする。
また、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、ゲートをドライブする制御信号によりオン・オフ動作し、制御信号とゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、スイッチ素子のゲート・ソース間には第１のＮ型ＭＯＳＦＥＴのドレイン・ソースが接続され、制御信号はＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴからなるインバータ構成の回路から出力され、Ｐ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとのゲートには、ＭＯＳＦＥＴのゲートに制御信号の１８０度位相が異なる反転した制御信号が入力され、制御信号のオフ信号期間は第１のＮ型ＭＯＳＦＥＴによるスイッチ素子のゲート・ソース間を短絡するスイッチを備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体スイッチのゲートとソースとの間にゲート・ソース間を短絡するスイッチ回路を接続したので、即ち、簡単な回路で、ワイドバンドギャップ半導体スイッチに印加されるスイッチングオフ時に発生するゲート端子のノイズ電圧を抑制し、かつスイッチング特性及びオン抵抗を犠牲にすることなくドライブすることができる。
また、インダクタンス負荷を接続した場合には、回生動作時の損失低減ができる。
【図面の簡単な説明】
【００１３】
【図１】実施例１のゲートドライブ回路を示す回路構成図である。
【図２】実施例１のゲート電圧波形を示す図である。
【図３】ノーマリオフ型のＧａＮＦＥＴの各静特性の代表図である。
【図４】実施例２のゲートドライブ回路を示す回路構成図である。
【図５】従来のシリコンＭＯＳＦＥＴのドライブ回路の一例を示す回路構成図である。
【図６】従来のドライブ回路をノーマリオフ型のＧａＮＦＥＴへ応用した場合のゲート電圧波形を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明のゲートドライブ回路の実施の形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００１５】
図１は実施例１のゲートドライブ回路を示す図である。図１に示す実施例の半導体スイッチＱ１は、ＧａＮのワイドバンドギャップ半導体からなるＨＥＭＴを用いたことを特徴とする。
この半導体スイッチＱ１は、ゲートＧとドレインとソースとを有し、ゲート・ソース間にドライブ電圧を徐々に印加していくと、ゲート閾値電圧を超え、ドレイン・ソース間電圧の飽和電圧に達した以上のゲート電圧において、ダイオード特性のようにゲート電流が流れ始める特性を持っている。
【００１６】
図１の実施例１において、半導体スイッチＱ１への制御信号Ｖｓは、コンデンサＣｄと抵抗Ｒｄとが並列に接続され、半導体スイッチＱ１のゲートに接続されている。半導体スイッチＱ１のゲートには、スイッチＳＷ１の一端が接続され、スイッチＳＷ１の他方は半導体スイッチＱ１のソースに接続されている。スイッチＳＷ１のオン・オフは、制御信号ＶｓのＨレベルでオフし、Ｌレベルでオンする。
【００１７】
図２は、実施例１のゲート電圧波形を示す図である。
半導体スイッチＱ１への制御信号ＶｓがＨレベルかつスイッチＳＷ１がオフ状態になると、コンデンサＣｄと抵抗Ｒｄからなる並列接続回路を介して半導体スイッチＱ１のゲート端子に電圧が印加され、半導体スイッチＱ１はオン状態になる。
【００１８】
次に、制御信号ＶｓがＬレベルかつスイッチＳＷ１がオン状態になると、コンデンサＣｄに充電された電圧を急速に放電すると同時に、半導体スイッチＱ１のゲート・ソース間容量に充電された電荷も放電する。
制御信号ＶｓのＨレベル電圧が入るまでの期間は、スイッチＳＷ１はオン状態であるため、ノイズ等による半導体スイッチＱ１の誤動作を防止する。
【００１９】
このように実施例１のゲートドライブ回路によれば、半導体スイッチＱ１のゲートとソースの間にスイッチＳＷ１を接続することで、半導体スイッチＱ１のゲート閾値電圧が低くても、スイッチングオフ時のノイズマージンを十分確保できる。
【００２０】
また、半導体スイッチＱ１の負荷がインダクタンスを含む負荷の場合で回路構成や動作条件によっては、スイッチングオフ時の回生時に図３（ａ）の第３現象の領域動作になるが、スイッチＳＷ１によりゲート・ソース間電圧を０Ｖとすることにより、第３現象の領域において、ゲートオフ状態で最も低い電圧動作を得られる。
すなわち、半導体スイッチＱ１のソース・ドレイン電圧を低く抑えることができ、回生動作時の損失を抑制する効果もある。
【００２１】
図４は実施例２のゲートドライブ回路ＳＷ１ａを示す図である。
実施例２のゲートドライブ回路ＳＷ１ａは、Ｐ型ＭＯＳＦＥＴ Ｑ４とＮ型ＭＯＳＦＥＴ Ｑ３とＮ型ＭＯＳＦＥＴ Ｑ２から構成されている。各ＭＯＳＦＥＴのゲートは、制御信号Ｖｓを１８０度位相反転した信号Ｖｓｒが各々入力されている。Ｐ型ＭＯＳＦＥＴ Ｑ４のドレインとＮ型ＭＯＳＦＥＴ Ｑ３のドレインとは接続され、コンデンサＣｄと抵抗Ｒｄとの並列接続回路の一端に接続されている。
Ｐ型ＭＯＳＦＥＴ Ｑ４のソースは図示しないドライブ回路の電源電圧Ｖｃｃに接続され、Ｎ型ＭＯＳＦＥＴ Ｑ３のソースとＮ型ＭＯＳＦＥＴ Ｑ２のソースが半導体スイッチＱ１のソース（ＧＮＤ）に接続されている。Ｎ型ＭＯＳＦＥＴ Ｑ２のドレインは、コンデンサＣｄと抵抗Ｒｄとの並列接続回路の他端と共に半導体スイッチＱ１のゲートに接続されている。また、Ｎ型ＭＯＳＦＥＴ Ｑ３のゲートとＮ型ＭＯＳＦＥＴ Ｑ２のゲートは接続され、信号Ｖｓｒが入力されている。
【００２２】
制御信号Ｖｓは、信号ＶｓｒをＰ型ＭＯＳＦＥＴ Ｑ４とＮ型ＭＯＳＦＥＴ Ｑ３の出力より１８０度位相反転した信号としてコンデンサＣｄと抵抗Ｒｄとの並列接続回路の一端に入力される。ここで、Ｎ型ＭＯＳＦＥＴ Ｑ２のオン・オフ動作は、Ｎ型ＭＯＳＦＥＴ Ｑ３と同期してオン・オフ動作する。すなわち、制御信号Ｖｓが０Ｖ、信号ＶｓｒがＨレベルにある時にＮ型ＭＯＳＦＥＴ Ｑ２及びＱ３はオン状態となる。
従って、図２に示す実施例１のシーケンス図のように、制御信号Ｖｓが０Ｖのオフ期間において半導体スイッチＱ１のゲート・ソース間電圧を０Ｖにする。
なお、必要に応じて、Ｐ型ＭＯＳＦＥＴ Ｑ４及びＮ型ＭＯＳＦＥＴ Ｑ３とＮ型ＭＯＳＦＥＴ Ｑ２のゲート信号Ｖｓｒに対して各々デッドタイムを設けて、Ｐ型ＭＯＳＦＥＴ Ｑ４及びＮ型ＭＯＳＦＥＴ Ｑ３との貫通電流を防止する手段を講じてもよい。
【００２３】
このように実施例２のゲートドライブ回路ＳＷ１ａによれば、実施例１と同様の効果を得ることができる。
【産業上の利用可能性】
【００２４】
本発明は、無停電電源装置、モーター用インバータ、ＤＣ−ＤＣコンバータ等に使用されるスイッチング素子に適用可能である。
【符号の説明】
【００２５】
Ｃｄ コンデンサ
Ｒｄ 抵抗
ＳＷ１，ＳＷ１ａ スイッチ
Ｑ１ ノーマリオフ型ＧａＮＦＥＴ
Ｑ２，Ｑ３ Ｎ型ＭＯＳＦＥＴ
Ｑ４ Ｐ型ＭＯＳＦＥＴ
ＩＮＶ１ インバータ
【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする制御信号によりオン・オフ動作し、
前記制御信号と前記ゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、前記スイッチ素子の前記ゲートと前記ソースとの間に、前記制御信号のオフ信号期間は短絡する手段を備えることを特徴とするゲートドライブ回路。
【請求項２】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする制御信号によりオン・オフ動作し、
前記制御信号と前記ゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、
前記スイッチ素子のゲート・ソース間には第１のＮ型ＭＯＳＦＥＴのドレイン・ソースが接続され、
前記制御信号はＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴからなるインバータ構成の回路から出力され、
前記Ｐ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとのゲートには、
前記ＭＯＳＦＥＴのゲートに前記制御信号の１８０度位相が異なる反転した制御信号が入力され、
前記制御信号のオフ信号期間は第１のＮ型ＭＯＳＦＥＴによる前記スイッチ素子のゲート・ソース間を短絡するスイッチを備えたことを特徴とするゲートドライブ回路。
【請求項１】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする制御信号によりオン・オフ動作し、
前記制御信号と前記ゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、前記スイッチ素子の前記ゲートと前記ソースとの間に、前記制御信号のオフ信号期間は短絡する手段を備えることを特徴とするゲートドライブ回路。
【請求項２】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする制御信号によりオン・オフ動作し、
前記制御信号と前記ゲートとの間にコンデンサと抵抗の並列接続回路を介して接続され、
前記スイッチ素子のゲート・ソース間には第１のＮ型ＭＯＳＦＥＴのドレイン・ソースが接続され、
前記制御信号はＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴからなるインバータ構成の回路から出力され、
前記Ｐ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴとのゲートには、
前記ＭＯＳＦＥＴのゲートに前記制御信号の１８０度位相が異なる反転した制御信号が入力され、
前記制御信号のオフ信号期間は第１のＮ型ＭＯＳＦＥＴによる前記スイッチ素子のゲート・ソース間を短絡するスイッチを備えたことを特徴とするゲートドライブ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１９９７６３（Ｐ２０１２−１９９７６３Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２３４６（Ｐ２０１１−６２３４６）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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