パルス生成回路、パルス生成方法、走査回路、表示装置、及び、電子機器
【課題】自身の回路動作によって所望の遷移速度のパルス信号を生成可能なパルス生成回路、その生成方法、パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、パルス消滅時に所望の遷移速度のパルス信号を生成するパルス生成回路において、２つの電源のうち、入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、他方の電源を複数の電源電圧間で切り換え可能とする。
【解決手段】２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、パルス消滅時に所望の遷移速度のパルス信号を生成するパルス生成回路において、２つの電源のうち、入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、他方の電源を複数の電源電圧間で切り換え可能とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、パルス生成回路、パルス生成方法、走査回路、表示装置、及び、電子機器に関し、特に、所望の遷移速度のパルス信号を生成するパルス生成回路、その生成方法、当該パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
パルス生成回路は、立ち下がりあるいは立ち上がりの遷移速度が速い、即ち、立ち下がりあるいは立ち上がりの波形が急峻なパルス信号を生成するものとして一般的に知られている。これに対して、パルス生成回路の一種として、パルス消滅時に所望の遷移速度、即ち、立ち下がりあるいは立ち上がりの波形が緩やかなパルス信号を生成するパルス生成回路がある。
【０００３】
パルス消滅時の立ち下がりあるいは立ち上がりの波形が緩やかなパルス信号を生成するパルス生成回路は、一例として、表示装置の走査回路において、例えば立ち下がりの波形が緩やかな走査パルスを出力する出力回路として用いられている（例えば、特許文献１参照）。
【０００４】
この従来技術では、表示パネルの外部のディスクリート基板にて立ち下がりの波形が緩やかな電源電圧を生成する構成を採っている。そして、この立ち下がりの波形が緩やかな電源電圧を、表示パネル上の走査回路の出力回路における最終段バッファの電源電圧として用いて、その立ち下がりの遷移速度を利用することにより、パルス消滅時の立ち下がりの波形が緩やかな走査パルスを出力（生成）するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１８１０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の従来技術のように、ディスクリート基板にて生成された電源電圧の立ち下がりの遷移速度を利用する構成を採ると、ディスクリート基板を設ける分だけ部品が増え、また、余計にコストがかかるために、表示装置の小型化や低コスト化の妨げになる。
【０００７】
そこで、本開示は、パルス生成回路自体の回路動作によって所望の遷移速度のパルス信号を生成可能なパルス生成回路、その生成方法、パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本開示は、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有するパルス生成回路において、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源を、固定の電源電圧とし、
前記２つの電源の他方の電源を、複数の電源電圧間で切り換え可能とする
構成を採っている。
【０００９】
このパルス生成回路は、各種の走査回路においてその出力回路として用いられる。このパルス生成回路を用いる走査回路は、表示装置においてその走査回路として用いられる。また、この走査回路を用いる表示装置は、各種の電子機器においてその表示部として用いられる。
【００１０】
上記構成のパルス生成回路において、一方の電源が固定の電源電圧であるの対して、他方の電源が複数の電源電圧間で切り換わることで、その切り換えのタイミングで、２つのスイッチ素子の共通接続ノードである出力ノードにカップリングが入る。このカップリングは、出力ノードの電位が急峻に変化するのを抑えるように作用する。このカップリングによる作用により、出力パルスの遷移速度が遅くなる。その結果、パルス生成回路は、当該回路自体の回路動作により、パルス消滅時に所望の遷移速度となるパルス信号を生成できる。
【発明の効果】
【００１１】
本開示によれば、他方の電源の電圧切り換え時のカップリングの作用によって出力パルスの遷移速度を遅くできるため、パルス生成回路自体の回路動作によって所望の遷移速度のパルス信号を生成できる。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施形態に係る正極性のパルス信号を生成するパルス生成回路についての説明図であり、（Ａ）はパルス生成回路の回路例を、（Ｂ）はパルス生成回路の各部の波形をそれぞれ示している。
【図２】負極性のパルス信号を生成するパルス生成回路についての説明図であり、（Ａ）はパルス生成回路の回路例を、（Ｂ）はパルス生成回路の各部の波形をそれぞれ示している。
【図３】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の基本的な構成の概略を示すシステム構成図である。
【図４】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図５】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図６】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図７】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図８】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図９】信号書込み＆移動度補正の際の書込み走査信号ＷＳのパルス波形を示す波形図である。
【図１０】書込み走査回路の構成の一例を示すブロック図である。
【図１１】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図１２】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１３】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１４】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図１５】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１３】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．パルス生成回路
１−１．回路構成
１−２．回路動作
１−３．変形例
１−４．作用、効果
２．表示装置（有機ＥＬ表示装置の例）
２−１．システム構成
２−２．基本的な回路動作
２−３．書込み走査信号ＷＳのパルス波形
２−４．書込み走査回路
３．電子機器
４．本開示の構成
【００１４】
＜１．パルス生成回路＞
［１−１．回路構成］
図１は、本開示の実施形態に係るパルス生成回路についての説明図である。図１において、（Ａ）はパルス生成回路の回路例を、（Ｂ）はパルス生成回路の各部の波形をそれぞれ示している。
【００１５】
図１（Ａ）において、本開示の実施形態に係るパルス生成回路Ｐ1は、例えば２つ（２段）のバッファＢ11，Ｂ12が縦続接続された構成となっている。ここでは、高レベル（論理“１”）をアクティブ状態とする正極性のパルス信号を入力とし、当該パルス信号をバッファＢ11，Ｂ12で２回反転することにより、入力パルスと同じ正極性のパルス信号を出力するものとする。
【００１６】
前段のバッファＢ11は、電源ラインＬ11と電源ラインＬ12との間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有する構成となっている。２つのスイッチ素子としては、例えば、ＰチャネルＭＯＳトランジスタＰ11及びＮチャネルＭＯＳトランジスタＮ11が用いられる。
【００１７】
すなわち、前段のバッファＢ11は、ＰチャネルＭＯＳトランジスタＰ11及びＮチャネルＭＯＳトランジスタＮ11から成るＣＭＯＳインバータの回路構成となっている。電源ラインＬ11は正側の電源電圧ＶDDの固定電源であり、電源ラインＬ12は負側の電源電圧ＶSSの固定電源である。
【００１８】
この前段のバッファＢ11において、ＰチャネルＭＯＳトランジスタＰ11とＮチャネルＭＯＳトランジスタＮ11とは、ゲート電極及びドレイン電極がそれぞれ共通に接続されている。そして、これらＭＯＳトランジスタＰ11，Ｎ11のゲート共通接続ノードは、本バッファＢ11の入力端（入力ノード）、即ち、本実施形態に係るパルス生成回路Ｐ1の回路入力端となっている。
【００１９】
また、ＭＯＳトランジスタＰ11，Ｎ11のドレイン共通接続ノードは、本バッファＢ11の出力端（出力ノード）となっている。ＰチャネルＭＯＳトランジスタＰ11のソース電極は電源電圧ＶDDの電源ラインＬ11に接続され、ＮチャネルＭＯＳトランジスタＮ11のソース電極は電源電圧ＶSSの電源ラインＬ12に接続されている。
【００２０】
後段（最終段）のバッファＢ12は、電源ラインＬ11と電源ラインＬ13との間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有する構成となっている。前段のバッファＢ11と同様に、２つのスイッチ素子としては、例えば、ＰチャネルＭＯＳトランジスタＰ12及びＮチャネルＭＯＳトランジスタＮ12が用いられる。
【００２１】
すなわち、後段のバッファＢ12は、ＰチャネルＭＯＳトランジスタＰ12及びＮチャネルＭＯＳトランジスタＮ12から成るＣＭＯＳインバータの回路構成となっている。電源ラインＬ11は固定電源であり、電源ラインＬ13は可変電源である。この電源ラインＬ13の可変な電源電圧ＶSSPの詳細については後述する。
【００２２】
この後段のバッファＢ12において、ＰチャネルＭＯＳトランジスタＰ12とＮチャネルＭＯＳトランジスタＮ12とは、ゲート電極及びドレイン電極がそれぞれ共通に接続されている。そして、これらＭＯＳトランジスタＰ12，Ｎ12のゲート共通接続ノードは、本バッファＢ12の入力端（入力ノード）となり、前段のバッファＢ11の出力端、即ち、ＭＯＳトランジスタＰ11，Ｎ11のドレイン共通接続ノードに接続されている。
【００２３】
また、ＭＯＳトランジスタＰ12，Ｎ12のドレイン共通接続ノードは、本バッファＢ12の出力端（出力ノード）、即ち、本実施形態に係るパルス生成回路Ｐ1の回路出力端となっている。ＰチャネルＭＯＳトランジスタＰ12のソース電極は固定電源の電源ラインＬ11に接続され、ＮチャネルＭＯＳトランジスタＮ12のソース電極は可変電源の電源ラインＬ13に接続されている。
【００２４】
ここで、電源ラインＬ13は、電源電圧ＶSSの電源ラインＬ12とは分離されており、その電源電圧ＶSSPが複数の電源電圧間で切り換え可能となっている。一例として、正側の電源電圧ＶDDが１５Ｖ程度であると仮定すると、電源ラインＬ13の電源電圧ＶSSPは、０Ｖ（＝ＶSS）を第１の電源電圧とし、当該第１の電源電圧よりも高く、正側の電源電圧ＶDDの半分程度よりも低い電圧、例えば２Ｖ〜３Ｖ程度を第２の電源電圧とし、これら第１、第２の電源電圧間で切り換え可能となっている。但し、ここで例示した電源電圧ＶSSPの数値は一例に過ぎず、これらの数値に限定されるものではない。
【００２５】
電源ラインＬ13の電源電圧ＶSSPの切り換えは、２つのスイッチ素子、即ち、ＭＯＳトランジスタＰ12，Ｎ12のオン／オフの切り換えタイミングに同期して、好ましくは、同じタイミングで瞬間的に行われる。そして、この瞬間的な切り換えにより、電源ラインＬ13の電源電圧ＶSSPは、第１の電源電圧から第２の電源電圧にパルス状に変化する。すなわち、電源ラインＬ13の電源電圧ＶSSPは、パルス化された可変の電源電圧となっている。
【００２６】
［１−２．回路動作］
次に、上記構成の本開示の実施形態に係るパルス生成回路Ｐ1の回路動作について、図１（Ｂ）の波形図を用いて説明する。
【００２７】
パルス生成回路Ｐ1には、例えば、低レベルをＶSSとし、高レベルをＶDDとし、高レベル状態をアクティブ状態とする正極性のパルス信号（ａ）が入力されるものとする。入力されるパルス信号（ａ）が高レベルになると（時刻ｔ1）、前段のバッファＢ11において、ＮチャネルＭＯＳトランジスタＮ11がオン（導通）状態になり、ＰチャネルＭＯＳトランジスタＰ11がオフ（非導通）状態になる。すると、前段のバッファＢ11の出力端、即ち、後段のバッファＢ12の入力端の電位（ｂ）が低レベル（＝ＶSS）になる。
【００２８】
また、後段のバッファＢ12において、入力端の電位（ｂ）が低レベルになると、ＰチャネルＭＯＳトランジスタＰ12がオン状態になり、ＮチャネルＭＯＳトランジスタＮ12がオフ状態になる。このとき、可変電源の電源ラインＬ13の電源電圧は、第１の電源電圧ＶSSとなっている。そして、ＰチャネルＭＯＳトランジスタＰ12がオン状態になることで、出力端の電位（ｃ）は高レベル（＝ＶDD）になる、即ち、出力端には正極性の出力パルス（ｃ）が発生する。
【００２９】
続いて、正極性のパルス信号（ａ）が消滅すると（時刻ｔ2）、即ち、高レベルから低レベルに遷移すると、前段のバッファＢ11において、ＰチャネルＭＯＳトランジスタＰ11がオン状態になり、ＮチャネルＭＯＳトランジスタＮ11がオフ状態になる。すると、前段のバッファＢ11の出力端、即ち、後段のバッファＢ12の入力端の電位（ｂ）が高レベルになる。
【００３０】
また、後段のバッファＢ12において、入力端の電位（ｂ）が高レベルになると、ＮチャネルＭＯＳトランジスタＮ12がオン状態になり、ＰチャネルＭＯＳトランジスタＰ12がオフ状態になる。このとき、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して（好ましくは、同じタイミングで）、可変電源の電源ラインＬ13の電源電圧ＶSSP（ｄ）は、第１の電源電圧ＶSSから第２の電源電圧（例えば、２Ｖ〜３Ｖ程度）に瞬間的に（即ち、パルス状に）切り換わる。
【００３１】
ここで、電源ラインＬ13の電源電圧ＶSSP（ｄ）が第１の電源電圧ＶSSに固定であれば、ＮチャネルＭＯＳトランジスタＮ12がオン状態になることにより、出力端の電位（ｃ）は、高レベル（＝ＶDD）から低レベル（＝ＶSS）に急峻に（瞬間的に）遷移する。すなわち、正極性の出力パルス（ｃ）は、図１（Ｂ）の波形（ｃ）に破線で示すように瞬時に消滅する。
【００３２】
これに対して、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して、電源ラインＬ13の電源電圧ＶSSP（ｄ）が瞬間的に（即ち、パルス状に）切り換わることで、出力パルス（ｃ）の立ち下がりの遷移波形は次のように変化する。すなわち、電源ラインＬ13の電源電圧ＶSSP（ｄ）が瞬間的にパルス状に切り換わる（即ち、立ち上がる）ことで、ＮチャネルＭＯＳトランジスタＮ12のソース電極と出力端との間に介在する寄生容量Ｃpによる容量カップリングによって出力端に正電位が飛び込む。
【００３３】
この容量カップリングによって出力端に飛び込む正電位は、ＮチャネルＭＯＳトランジスタＮ12がオンすることによって出力端の電位、即ち、出力パルス（ｃ）が高レベルから低レベルに急峻に変化するのを抑えるように作用する。そして、この容量カップリングによる作用により、出力パルス（ｃ）が高レベルから低レベルに立ち下がる遷移速度が遅くなる、即ち、立ち下がりの遷移波形が、容量カップリングがない場合に比べて緩やかになる。
【００３４】
ここで、出力パルス（ｃ）が高レベルから低レベルに立ち下がる遷移速度は、容量カップリングによって出力端に飛び込む正電位のカップリング量によって決まる。そして、このカップリング量は、電源ラインＬ13の電源電圧ＶSSP（ｄ）の第２の電源電圧の電圧値によって決まる。すなわち、第２の電源電圧の電圧値を任意に設定することで、パルス生成回路Ｐ1自体の回路動作、即ち、容量カップリングを伴う回路動作により、パルス消滅時に所望の遷移速度となるパルス信号を生成することができる。
【００３５】
［１−３．変形例］
尚、上記実施形態では、パルス生成回路Ｐ1が正極性のパルス信号を生成する場合を例に挙げて説明したが、本開示の技術は、正極性のパルス信号の生成への適用に限られるものではなく、負極性のパルス信号を生成する場合にも同様に適用可能である。負極性のパルス信号を生成するパルス生成回路について、以下に、変形例に係るパルス生成回路Ｐ2として、図２を用いて説明する。図２において、（Ａ）はパルス生成回路Ｐ2の回路例を、（Ｂ）はパルス生成回路Ｐ2の各部の波形をそれぞれ示している。
【００３６】
図１（Ａ）と図２（Ａ）との対比から明らかなように、本変形例に係るパルス生成回路Ｐ2は、先述した実施形態に係るパルス生成回路Ｐ1と基本的な回路構成は同じになっている。すなわち、パルス生成回路Ｐ2は、例えば２つ（２段）のバッファＢ11，Ｂ12が縦続接続され、これらバッファＢ11，Ｂ12がＣＭＯＳインバータの回路構成となっている。一方、先述した実施形態に係るパルス生成回路Ｐ1とは次の点で異なっている。
【００３７】
すなわち、最終段（後段）のバッファＢ12において、先述した実施形態に係るパルス生成回路Ｐ1では負電源側の電源ラインＬ13を前段のバッファＢ11の電源ラインＬ12と分離し、当該電源ラインＬ13の電源電圧を可変としていた。これに対し、本変形例に係るパルス生成回路Ｐ2では、正電源側の電源ラインＬ14を前段のバッファＢ11の電源ラインＬ11と分離し、当該電源ラインＬ14の電源電圧ＶDDPを切り換え可能としている。電源ラインＬ14の電源電圧ＶDDPの切り換えは、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して（好ましくは、同じタイミングで）行われる。
【００３８】
電源ラインＬ14の電源電圧ＶDDPについては、一例として、正側の電源電圧ＶDDが１５Ｖ程度であると仮定すると、１５Ｖ（＝ＶDD）を第１の電源電圧とし、第１の電源電圧よりも低く、正側の電源電圧ＶDDの半分程度よりも高い電圧、例えば１２Ｖ〜１３Ｖ程度を第２の電源電圧とする。そして、これら第１、第２の電源電圧間で電源ラインＬ14の電源電圧ＶDDPが切り換え可能となっている。但し、ここで例示した電源電圧ＶDDPの数値は一例に過ぎず、これらの数値に限定されるものではない。
【００３９】
上記構成のパルス生成回路Ｐ2には、例えば、低レベルをＶSSとし、高レベルをＶDDとし、低レベル状態をアクティブ状態とする負極性のパルス信号（ａ）が入力されるものとする。具体的な回路動作については、基本的に、先述した実施形態に係るパルス生成回路Ｐ1の場合と同様の回路動作が行われる。パルス生成回路Ｐ1の場合と異なるのは、入力されるパルス信号（ａ）が低レベルから高レベルに遷移するとき（時刻ｔ2）の後段のバッファＢ12の回路動作である。
【００４０】
具体的には、後段のバッファＢ12において、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して（好ましくは、同じタイミングで）、可変電源の電源ラインＬ14の電源電圧ＶDDP（ｄ）は、第１の電源電圧ＶDDから第２の電源電圧（例えば、１２Ｖ〜１３Ｖ程度）に瞬間的に（即ち、パルス状に）切り換わる。
【００４１】
ここで、電源ラインＬ14の電源電圧ＶDDP（ｄ）が電源電圧ＶDDに固定であれば、ＰチャネルＭＯＳトランジスタＰ12がオン状態になることで、出力端の電位（ｃ）は、低レベル（＝ＶSS）から高レベル（＝ＶDD）に急峻に（瞬間的に）遷移する。すなわち、負極性の出力パルス（ｃ）は、図２（Ｂ）の波形（ｃ）に破線で示すように瞬時に消滅する。
【００４２】
これに対して、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して、電源ラインＬ14の電源電圧ＶDDP（ｄ）が瞬間的に（即ち、パルス状に）切り換わることで、出力パルス（ｃ）の立ち上がりの遷移波形は次のように変化する。すなわち、電源ラインＬ14の電源電圧ＶDDP（ｄ）が瞬間的にパルス状に切り換わる（即ち、立ち下がる）ことで、ＰチャネルＭＯＳトランジスタＰ12のソース電極と出力端との間に介在する寄生容量Ｃpによる容量カップリングによって出力端に負電位が飛び込む。
【００４３】
この容量カップリングによって出力端に飛び込む負電位は、ＰチャネルＭＯＳトランジスタＰ12がオンすることによって出力端の電位、即ち、出力パルス（ｃ）が低レベルから高レベルに急峻に変化するのを抑えるように作用する。そして、この容量カップリングによる作用により、出力パルス（ｃ）が低レベルから高レベルに立ち下がる遷移速度が遅くなる、即ち、立ち上がりの遷移波形が、容量カップリングンがない場合に比べて緩やかになる。
【００４４】
［１−４．作用、効果］
以上説明したように、本実施形態及びその変形例は、２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、パルス消滅時に所望の遷移速度のパルス信号を生成するパルス生成回路において、次のように構成を採っている。すなわち、２つの電源のうち、入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、他方の電源を複数の電源電圧間で切り換え可能としている。
【００４５】
このように、一方の電源が固定の電源電圧であるの対して、他方の電源が複数の電源電圧間で切り換わることで、その切り換えのタイミングで、２つのスイッチ素子の共通接続ノードである出力ノードに容量カップリングが入る。この容量カップリングは、出力ノードの電位が急峻に変化するのを抑えるように作用する。この容量カップリングによる作用により、出力パルスの遷移速度が遅くなる。その結果、パルス生成回路は、当該回路自体の回路動作により、パルス消滅時に所望の遷移速度となるパルス信号を生成できる。
【００４６】
尚、上記実施形態及びその変形例では、バッファが２段縦続接続されて成るパルス生成回路を例に挙げたが、バッファの段数は１段でも良く、また、３段以上であって良い。バッファが１段構成のパルス生成回路の場合には当該バッファに対して本開示の技術を適用すれば良く、３段以上の構成のパルス生成回路の場合には、最終段のバッファに対して本開示の技術を適用すれば良い。
【００４７】
ここで、入力パルスの論理に応じて相補的にオン／オフ動作を行うとは、先述した回路動作の説明から明らかなように、論理“１”のときに一方のスイッチ素子がオン状態となり、他方のスイッチ素子がオフ状態となり、また、論理“０”のときはその逆の動作を行うことである。
【００４８】
２つの電源のうち、入力パルスと同じ極性側の一方の電源は、先の実施形態にあっては電源電圧ＶDDの正側電源となり、その変形例にあっては電源電圧ＶSSの負側電源となる。また、他方の電源は、先の実施形態にあっては電源ラインＬ13の可変電源となり、その変形例にあっては電源ラインＬ14の可変電源となる。
【００４９】
また、先述した実施形態及びその変形例においては、他方の電源を第１、第２の２つの電源電圧間で切り換え可能としたが、２つの電源電圧間での切り換えに限られるものではなく、３つ以上の電源電圧間で切り換えるようにしても良い。電源電圧の数を増やし、他方の電源の電源電圧を多段階に切り替えるようにすることで、生成するパルス信号の遷移速度（遷移波形）をよりきめ細かく制御することができる。
【００５０】
以上説明した、本実施形態及びその変形例に係るパルス生成回路、即ち、パルス消滅時に所望の遷移速度となるパルス信号を生成可能なパルス生成回路の用途としては、次のような用途が考えられる。例えば、後述する移動度補正機能を有する画素が配置されて成る表示装置において、各画素に信号を書き込むための走査を行う走査回路にその最終段バッファとして用いることができる。
【００５１】
あるいは、後段に波形整形回路を配置し、当該波形整形回路との組み合わせによってパルス幅を変更するパルス幅変更回路を構成する用途としても用いることができる。具体的には、前段のパルス生成回路でパルス消滅時に所望の遷移波形となるパルス信号を生成し、後段の波形整形回路において、任意のスレッショールドレベルを基準にして矩形波のパルス信号に波形整形することにより、入力パルスよりも広いパルス幅のパルス信号を生成することができる。
【００５２】
但し、ここで例示した用途は一例に過ぎず、本実施形態及びその変形例に係るパルス生成回路の用途としては、これらの用途に限られるものではない。以下に、前者の用途、即ち、移動度補正機能を有する画素が配置されて成る表示装置において、各画素に信号を書き込むための走査を行う走査回路にその最終段バッファとして用いる、本開示の適用例について具体的に説明する。
【００５３】
＜２．表示装置＞
［２−１．システム構成］
図３は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。
【００５４】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor薄膜トランジスタ）が用いられる。
【００５５】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００５６】
図３に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００５７】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図３の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００５８】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００５９】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００６０】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００６１】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図３に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００６２】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。書込み走査回路４０の構成の詳細については後述する。
【００６３】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００６４】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００６５】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００６６】
（画素回路）
図６は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００６７】
図６に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００６８】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００６９】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００７０】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００７１】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００７２】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００７３】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００７４】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００７５】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００７６】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００７７】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００７８】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００７９】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００８０】
［２−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図４のタイミング波形図を基に図６及び図７の動作説明図を用いて説明する。尚、図６及び図７の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００８１】
図４のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００８２】
（前表示フレームの発光期間）
図４のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００８３】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図６（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００８４】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図６（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００８５】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００８６】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図６（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００８７】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００８８】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００８９】
（閾値補正期間）
次に、時刻ｔ13で、図６（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００９０】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００９１】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００９２】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図７（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００９３】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図７（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図７（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００９４】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００９５】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００９６】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００９７】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００９８】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００９９】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【０１００】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【０１０１】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【０１０２】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図７（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【０１０３】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【０１０４】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。
【０１０５】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【０１０６】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【０１０７】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【０１０８】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【０１０９】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【０１１０】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【０１１１】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2 ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【０１１２】
図８（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図８（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【０１１３】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【０１１４】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2 ……（２）
【０１１５】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【０１１６】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図８（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【０１１７】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【０１１８】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図８（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【０１１９】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【０１２０】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【０１２１】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【０１２２】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。
【０１２３】
［２−３．書込み走査信号ＷＳのパルス波形］
ところで、上述した基本的な回路動作の説明から明らかなように、映像信号の信号電圧Ｖsigの書込み処理と並行して行われる移動度補正処理の補正期間は、書込み走査信号ＷＳのパルス幅によって決まる。この移動度補正処理を映像信号の信号電圧Ｖsigに応じて適応的に行うために、書込み走査回路４０において、図９に示すように、パルス消滅時の遷移波形（本例では、立ち下がり波形）が緩やかな（過渡応答が遅い）書込み走査信号ＷＳを生成するようにしている（特許文献１参照）。
【０１２４】
ここで、書込み走査信号ＷＳの立ち下がり波形を緩やかにする（なまらせる）ことで、移動度補正処理を映像信号の信号電圧Ｖsigに応じて適応的に行うことができる理由について、図９の波形図を用いて説明する。
【０１２５】
書込み走査信号ＷＳの立ち下がり波形を緩やかな波形に設定することで、書込みトランジスタ２３のゲート−ソース間電圧が、当該書込みトランジスタ２３の閾値電圧Ｖth(WS)になったところでカットオフする、即ち、導通状態から非導通状態に移行する。ここでは、一例として、信号電圧Ｖsigが５Ｖの場合と２Ｖの場合とを例に挙げて説明する。
【０１２６】
Ｖsig＝５Ｖのときには、書込みトランジスタ２３は、ゲート−ソース間電圧がカットオフ電圧、即ち、５Ｖ＋Ｖth(WS)になったところでカットオフする。従って、Ｖsig＝５Ｖのときの移動度補正時間は相対的に短くなる。一方、Ｖsig＝２Ｖのときには、書込みトランジスタ２３は、ゲート−ソース間電圧がカットオフ電圧、即ち、２Ｖ＋Ｖth(WS)になったところでカットオフする。従って、Ｖsig＝２Ｖのときの移動度補正時間は、Ｖsig＝５Ｖのときよりも長くなる。
【０１２７】
このように、書込み走査信号ＷＳの立ち下がり波形を緩やかな波形に設定することにより、映像信号の信号電圧Ｖsigに対応して最適な移動度補正時間を設定できる。その結果、黒レベルから白レベルまでの、信号電圧Ｖsigの全レベル範囲（全階調）に亘って駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性をより確実に打ち消すことができる、即ち、移動度μの画素毎のバラツキをより確実に補正することができる。
【０１２８】
［２−４．書込み走査回路］
続いて、信号書込み＆移動度補正処理のときに用いる、立ち下がり波形が緩やかな書込み走査信号ＷＳを生成する（出力する）書込み走査回路４０の具体的な構成について説明する。
【０１２９】
図１０は、書込み走査回路４０の構成の一例を示すブロック図である。図１０に示すように、本例に係る書込み走査回路４０は、シフトレジスタ４１、レベルシフト回路（Ｌ／Ｓ）４２、及び、出力回路４３を有し、レベルシフト回路４２と出力回路４３とが画素アレイ部３０の画素行毎に設けられた構成となっている。
【０１３０】
ここでは、図面の簡略化のために図示を省略しているが、画素行毎に論理回路等も設けられる。この論理回路において、書込み走査信号ＷＳとして、２連の走査パルス、即ち、閾値補正期間を決める走査パルスと、信号書込み＆移動度補正期間を決める走査パルスとの生成が行われる。
【０１３１】
シフトレジスタ４１は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）することにより、各シフト段（転送段）から順にシフトパルスを出力する。このシフトパルスは、レベルシフト回路４２及び出力回路４３を通して画素アレイ部３０の走査線３１1〜３１mの各々に書込み走査信号（パルス）ＷＳとして供給される。
【０１３２】
レベルシフト回路４２は、シフトレジスタ４１から出力される論理レベルのシフトパルスを、表示パネル７０上の各画素２０を駆動可能なレベルのシフトパルスにレベルシフトする。このレベルシフトされたシフトパルスは、例えば上記の論理回路を経由して出力回路４３に供給される。
【０１３３】
出力回路３０は、縦続接続された複数のバッファ４３１1〜４３１iによって構成されている。この出力回路３０において、その最終段のバッファ４３１iとして、先述した実施形態に係るパルス生成回路Ｐ1の後段のバッファＢ12を用いることができる。本例の場合、画素２０の書込みトランジスタ２３としてＮチャネル型のトランジスタを用いているため、パルス生成回路Ｐ1の後段のバッファＢ12を用いることになる。書込みトランジスタ２３としてＰチャネル型のトランジスタを用いる場合は、先述した変形例に係るパルス生成回路Ｐ2の後段のバッファＢ12を用いるようにすれば良い。
【０１３４】
上述したように、パルス消滅時の遷移波形が緩やかな書込み走査信号ＷＳを生成する書込み走査回路４０の出力回路３０において、その最終段のバッファ４３１iとして、先述した実施形態またはその変形例に係るパルス生成回路を用いることで、次のように作用、効果を得ることができる。
【０１３５】
すなわち、先述した実施形態またはその変形例に係るパルス生成回路Ｐ1，Ｐ2によれば、当該パルス生成回路Ｐ1，Ｐ2自体の回路動作、即ち、容量カップリングを伴う回路動作により、パルス消滅時に所望の遷移速度（過渡応答）となるパルス信号を生成することができる。従って、特許文献１記載の従来技術の場合のように、表示パネル７０の外部のディスクリート基板にて生成した、遷移波形が緩やかな電源電圧を用いる必要が無くなる。
【０１３６】
換言すれば、表示パネル７０の外部のディスクリート基板にて遷移波形が緩やかな電源電圧を生成する必要が無くなる。これにより、遷移波形が緩やかな電源電圧を生成するためのディスクリート基板が不要になる、即ち、表示パネル７０の外部に設ける部品点数を削減できるため、表示装置の小型化及び低コスト化を図ることができる。
【０１３７】
尚、上記の適用例では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。すなわち、本開示は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置にも適用できる。より具体的には、電流駆動型の電気光学素子を駆動する駆動トランジスタの移動度を補正する移動度補正機能を有する画素が配置されて成り、画素の輝度レベルに応じて適応的に移動度補正を行う構成の表示装置全般に対して適用機能である。
【０１３８】
＜３．電子機器＞
以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１１〜図１５に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１３９】
このように、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、各種の電子機器の小型化及び低コスト化に寄与できる。すなわち、先述したように、本開示による表示装置は、表示パネル７０の外部に設ける部品点数を削減できるため、表示装置の小型化及び低コスト化を図ることができる。従って、各種の電子機器において、機器本体の小型化及び低コスト化に寄与できることになる。
【０１４０】
本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１４１】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１４２】
図１１は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示による有機ＥＬ表示装置を用いることにより作製される。
【０１４３】
図１２は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示による表示装置を用いることにより作製される。
【０１４４】
図１３は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示による表示装置を用いることにより作製される。
【０１４５】
図１４は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示による表示装置を用いることにより作製される。
【０１４６】
図１５は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【０１４７】
＜４．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路。
（２）前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングに同期して電源電圧を切り換える
前記（１）に記載のパルス生成回路。
（３）前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングと同じタイミングで電源電圧を切り換える
前記（２）に記載のパルス生成回路。
（４）前記２つのスイッチ素子は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタである
前記（１）から（３）のいずれかに記載のパルス生成回路。
（５）前記２つのスイッチ素子は、ＣＭＯＳインバータを構成している
前記（４）に記載のパルス生成回路。
（６）前記他方の電源は、その切り換えのタイミングによって回路出力端に飛び込む電位の作用によって出力パルスの遷移速度を遅らせる
前記（４）または前記（５）のいずれかに記載のパルス生成回路。
（７）前記電位は、前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタのソース電極と前記回路出力端との間に介在する寄生容量による容量カップリングによって前記回路出力端に飛び込む
前記（６）に記載のパルス生成回路。
（８）縦続接続された複数のバッファから成り、
前記複数のバッファの最終段のバッファは、前記２つのスイッチ素子によって構成されており、
前記他方の電源は、前段のバッファの他方の電源と分離されている
前記（１）から（７）のいずれかに記載のパルス生成回路。
（９）２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有するパルス生成回路におけるパルス生成に当たって、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、
前記２つの電源の他方の電源を複数の電源電圧間で切り換える
パルス生成方法。
（１０）２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を、走査パルスを出力する最終段バッファに用いる走査回路。
（１１）電気光学素子を含む画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その出力回路の最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置。
（１２）前記画素は、前記電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有し、
前記走査回路は、前記パルス生成回路によって生成された走査パルスにより、前記駆動トランジスタのゲートに対して信号を書き込む書込みトランジスタを駆動する
前記（１１）に記載の表示装置。
（１３）画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置を有する電子機器。
【符号の説明】
【０１４８】
Ｐ1，Ｐ2…パルス生成回路、Ｂ11，Ｂ12…バッファ、１０…有機ＥＬ表示装置、２０…画素、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、４１…シフトレジスタ、４２…レベルシフト回路、４３…出力回路、４３１1〜４３１i…バッファ、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【技術分野】
【０００１】
本開示は、パルス生成回路、パルス生成方法、走査回路、表示装置、及び、電子機器に関し、特に、所望の遷移速度のパルス信号を生成するパルス生成回路、その生成方法、当該パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
パルス生成回路は、立ち下がりあるいは立ち上がりの遷移速度が速い、即ち、立ち下がりあるいは立ち上がりの波形が急峻なパルス信号を生成するものとして一般的に知られている。これに対して、パルス生成回路の一種として、パルス消滅時に所望の遷移速度、即ち、立ち下がりあるいは立ち上がりの波形が緩やかなパルス信号を生成するパルス生成回路がある。
【０００３】
パルス消滅時の立ち下がりあるいは立ち上がりの波形が緩やかなパルス信号を生成するパルス生成回路は、一例として、表示装置の走査回路において、例えば立ち下がりの波形が緩やかな走査パルスを出力する出力回路として用いられている（例えば、特許文献１参照）。
【０００４】
この従来技術では、表示パネルの外部のディスクリート基板にて立ち下がりの波形が緩やかな電源電圧を生成する構成を採っている。そして、この立ち下がりの波形が緩やかな電源電圧を、表示パネル上の走査回路の出力回路における最終段バッファの電源電圧として用いて、その立ち下がりの遷移速度を利用することにより、パルス消滅時の立ち下がりの波形が緩やかな走査パルスを出力（生成）するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１８１０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の従来技術のように、ディスクリート基板にて生成された電源電圧の立ち下がりの遷移速度を利用する構成を採ると、ディスクリート基板を設ける分だけ部品が増え、また、余計にコストがかかるために、表示装置の小型化や低コスト化の妨げになる。
【０００７】
そこで、本開示は、パルス生成回路自体の回路動作によって所望の遷移速度のパルス信号を生成可能なパルス生成回路、その生成方法、パルス生成回路を用いる走査回路、当該走査回路を用いる表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本開示は、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有するパルス生成回路において、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源を、固定の電源電圧とし、
前記２つの電源の他方の電源を、複数の電源電圧間で切り換え可能とする
構成を採っている。
【０００９】
このパルス生成回路は、各種の走査回路においてその出力回路として用いられる。このパルス生成回路を用いる走査回路は、表示装置においてその走査回路として用いられる。また、この走査回路を用いる表示装置は、各種の電子機器においてその表示部として用いられる。
【００１０】
上記構成のパルス生成回路において、一方の電源が固定の電源電圧であるの対して、他方の電源が複数の電源電圧間で切り換わることで、その切り換えのタイミングで、２つのスイッチ素子の共通接続ノードである出力ノードにカップリングが入る。このカップリングは、出力ノードの電位が急峻に変化するのを抑えるように作用する。このカップリングによる作用により、出力パルスの遷移速度が遅くなる。その結果、パルス生成回路は、当該回路自体の回路動作により、パルス消滅時に所望の遷移速度となるパルス信号を生成できる。
【発明の効果】
【００１１】
本開示によれば、他方の電源の電圧切り換え時のカップリングの作用によって出力パルスの遷移速度を遅くできるため、パルス生成回路自体の回路動作によって所望の遷移速度のパルス信号を生成できる。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施形態に係る正極性のパルス信号を生成するパルス生成回路についての説明図であり、（Ａ）はパルス生成回路の回路例を、（Ｂ）はパルス生成回路の各部の波形をそれぞれ示している。
【図２】負極性のパルス信号を生成するパルス生成回路についての説明図であり、（Ａ）はパルス生成回路の回路例を、（Ｂ）はパルス生成回路の各部の波形をそれぞれ示している。
【図３】本開示が適用されるアクティブマトリクス型有機ＥＬ表示装置の基本的な構成の概略を示すシステム構成図である。
【図４】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図５】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図６】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図７】本開示が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図８】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明（Ａ）、及び、駆動トランジスタの移動度μのばらつきに起因する課題の説明（Ｂ）に供する特性図である。
【図９】信号書込み＆移動度補正の際の書込み走査信号ＷＳのパルス波形を示す波形図である。
【図１０】書込み走査回路の構成の一例を示すブロック図である。
【図１１】本開示が適用されるテレビジョンセットの外観を示す斜視図である。
【図１２】本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図１３】本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図１４】本開示が適用されるビデオカメラの外観を示す斜視図である。
【図１５】本開示が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１３】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．パルス生成回路
１−１．回路構成
１−２．回路動作
１−３．変形例
１−４．作用、効果
２．表示装置（有機ＥＬ表示装置の例）
２−１．システム構成
２−２．基本的な回路動作
２−３．書込み走査信号ＷＳのパルス波形
２−４．書込み走査回路
３．電子機器
４．本開示の構成
【００１４】
＜１．パルス生成回路＞
［１−１．回路構成］
図１は、本開示の実施形態に係るパルス生成回路についての説明図である。図１において、（Ａ）はパルス生成回路の回路例を、（Ｂ）はパルス生成回路の各部の波形をそれぞれ示している。
【００１５】
図１（Ａ）において、本開示の実施形態に係るパルス生成回路Ｐ1は、例えば２つ（２段）のバッファＢ11，Ｂ12が縦続接続された構成となっている。ここでは、高レベル（論理“１”）をアクティブ状態とする正極性のパルス信号を入力とし、当該パルス信号をバッファＢ11，Ｂ12で２回反転することにより、入力パルスと同じ正極性のパルス信号を出力するものとする。
【００１６】
前段のバッファＢ11は、電源ラインＬ11と電源ラインＬ12との間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有する構成となっている。２つのスイッチ素子としては、例えば、ＰチャネルＭＯＳトランジスタＰ11及びＮチャネルＭＯＳトランジスタＮ11が用いられる。
【００１７】
すなわち、前段のバッファＢ11は、ＰチャネルＭＯＳトランジスタＰ11及びＮチャネルＭＯＳトランジスタＮ11から成るＣＭＯＳインバータの回路構成となっている。電源ラインＬ11は正側の電源電圧ＶDDの固定電源であり、電源ラインＬ12は負側の電源電圧ＶSSの固定電源である。
【００１８】
この前段のバッファＢ11において、ＰチャネルＭＯＳトランジスタＰ11とＮチャネルＭＯＳトランジスタＮ11とは、ゲート電極及びドレイン電極がそれぞれ共通に接続されている。そして、これらＭＯＳトランジスタＰ11，Ｎ11のゲート共通接続ノードは、本バッファＢ11の入力端（入力ノード）、即ち、本実施形態に係るパルス生成回路Ｐ1の回路入力端となっている。
【００１９】
また、ＭＯＳトランジスタＰ11，Ｎ11のドレイン共通接続ノードは、本バッファＢ11の出力端（出力ノード）となっている。ＰチャネルＭＯＳトランジスタＰ11のソース電極は電源電圧ＶDDの電源ラインＬ11に接続され、ＮチャネルＭＯＳトランジスタＮ11のソース電極は電源電圧ＶSSの電源ラインＬ12に接続されている。
【００２０】
後段（最終段）のバッファＢ12は、電源ラインＬ11と電源ラインＬ13との間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有する構成となっている。前段のバッファＢ11と同様に、２つのスイッチ素子としては、例えば、ＰチャネルＭＯＳトランジスタＰ12及びＮチャネルＭＯＳトランジスタＮ12が用いられる。
【００２１】
すなわち、後段のバッファＢ12は、ＰチャネルＭＯＳトランジスタＰ12及びＮチャネルＭＯＳトランジスタＮ12から成るＣＭＯＳインバータの回路構成となっている。電源ラインＬ11は固定電源であり、電源ラインＬ13は可変電源である。この電源ラインＬ13の可変な電源電圧ＶSSPの詳細については後述する。
【００２２】
この後段のバッファＢ12において、ＰチャネルＭＯＳトランジスタＰ12とＮチャネルＭＯＳトランジスタＮ12とは、ゲート電極及びドレイン電極がそれぞれ共通に接続されている。そして、これらＭＯＳトランジスタＰ12，Ｎ12のゲート共通接続ノードは、本バッファＢ12の入力端（入力ノード）となり、前段のバッファＢ11の出力端、即ち、ＭＯＳトランジスタＰ11，Ｎ11のドレイン共通接続ノードに接続されている。
【００２３】
また、ＭＯＳトランジスタＰ12，Ｎ12のドレイン共通接続ノードは、本バッファＢ12の出力端（出力ノード）、即ち、本実施形態に係るパルス生成回路Ｐ1の回路出力端となっている。ＰチャネルＭＯＳトランジスタＰ12のソース電極は固定電源の電源ラインＬ11に接続され、ＮチャネルＭＯＳトランジスタＮ12のソース電極は可変電源の電源ラインＬ13に接続されている。
【００２４】
ここで、電源ラインＬ13は、電源電圧ＶSSの電源ラインＬ12とは分離されており、その電源電圧ＶSSPが複数の電源電圧間で切り換え可能となっている。一例として、正側の電源電圧ＶDDが１５Ｖ程度であると仮定すると、電源ラインＬ13の電源電圧ＶSSPは、０Ｖ（＝ＶSS）を第１の電源電圧とし、当該第１の電源電圧よりも高く、正側の電源電圧ＶDDの半分程度よりも低い電圧、例えば２Ｖ〜３Ｖ程度を第２の電源電圧とし、これら第１、第２の電源電圧間で切り換え可能となっている。但し、ここで例示した電源電圧ＶSSPの数値は一例に過ぎず、これらの数値に限定されるものではない。
【００２５】
電源ラインＬ13の電源電圧ＶSSPの切り換えは、２つのスイッチ素子、即ち、ＭＯＳトランジスタＰ12，Ｎ12のオン／オフの切り換えタイミングに同期して、好ましくは、同じタイミングで瞬間的に行われる。そして、この瞬間的な切り換えにより、電源ラインＬ13の電源電圧ＶSSPは、第１の電源電圧から第２の電源電圧にパルス状に変化する。すなわち、電源ラインＬ13の電源電圧ＶSSPは、パルス化された可変の電源電圧となっている。
【００２６】
［１−２．回路動作］
次に、上記構成の本開示の実施形態に係るパルス生成回路Ｐ1の回路動作について、図１（Ｂ）の波形図を用いて説明する。
【００２７】
パルス生成回路Ｐ1には、例えば、低レベルをＶSSとし、高レベルをＶDDとし、高レベル状態をアクティブ状態とする正極性のパルス信号（ａ）が入力されるものとする。入力されるパルス信号（ａ）が高レベルになると（時刻ｔ1）、前段のバッファＢ11において、ＮチャネルＭＯＳトランジスタＮ11がオン（導通）状態になり、ＰチャネルＭＯＳトランジスタＰ11がオフ（非導通）状態になる。すると、前段のバッファＢ11の出力端、即ち、後段のバッファＢ12の入力端の電位（ｂ）が低レベル（＝ＶSS）になる。
【００２８】
また、後段のバッファＢ12において、入力端の電位（ｂ）が低レベルになると、ＰチャネルＭＯＳトランジスタＰ12がオン状態になり、ＮチャネルＭＯＳトランジスタＮ12がオフ状態になる。このとき、可変電源の電源ラインＬ13の電源電圧は、第１の電源電圧ＶSSとなっている。そして、ＰチャネルＭＯＳトランジスタＰ12がオン状態になることで、出力端の電位（ｃ）は高レベル（＝ＶDD）になる、即ち、出力端には正極性の出力パルス（ｃ）が発生する。
【００２９】
続いて、正極性のパルス信号（ａ）が消滅すると（時刻ｔ2）、即ち、高レベルから低レベルに遷移すると、前段のバッファＢ11において、ＰチャネルＭＯＳトランジスタＰ11がオン状態になり、ＮチャネルＭＯＳトランジスタＮ11がオフ状態になる。すると、前段のバッファＢ11の出力端、即ち、後段のバッファＢ12の入力端の電位（ｂ）が高レベルになる。
【００３０】
また、後段のバッファＢ12において、入力端の電位（ｂ）が高レベルになると、ＮチャネルＭＯＳトランジスタＮ12がオン状態になり、ＰチャネルＭＯＳトランジスタＰ12がオフ状態になる。このとき、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して（好ましくは、同じタイミングで）、可変電源の電源ラインＬ13の電源電圧ＶSSP（ｄ）は、第１の電源電圧ＶSSから第２の電源電圧（例えば、２Ｖ〜３Ｖ程度）に瞬間的に（即ち、パルス状に）切り換わる。
【００３１】
ここで、電源ラインＬ13の電源電圧ＶSSP（ｄ）が第１の電源電圧ＶSSに固定であれば、ＮチャネルＭＯＳトランジスタＮ12がオン状態になることにより、出力端の電位（ｃ）は、高レベル（＝ＶDD）から低レベル（＝ＶSS）に急峻に（瞬間的に）遷移する。すなわち、正極性の出力パルス（ｃ）は、図１（Ｂ）の波形（ｃ）に破線で示すように瞬時に消滅する。
【００３２】
これに対して、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して、電源ラインＬ13の電源電圧ＶSSP（ｄ）が瞬間的に（即ち、パルス状に）切り換わることで、出力パルス（ｃ）の立ち下がりの遷移波形は次のように変化する。すなわち、電源ラインＬ13の電源電圧ＶSSP（ｄ）が瞬間的にパルス状に切り換わる（即ち、立ち上がる）ことで、ＮチャネルＭＯＳトランジスタＮ12のソース電極と出力端との間に介在する寄生容量Ｃpによる容量カップリングによって出力端に正電位が飛び込む。
【００３３】
この容量カップリングによって出力端に飛び込む正電位は、ＮチャネルＭＯＳトランジスタＮ12がオンすることによって出力端の電位、即ち、出力パルス（ｃ）が高レベルから低レベルに急峻に変化するのを抑えるように作用する。そして、この容量カップリングによる作用により、出力パルス（ｃ）が高レベルから低レベルに立ち下がる遷移速度が遅くなる、即ち、立ち下がりの遷移波形が、容量カップリングがない場合に比べて緩やかになる。
【００３４】
ここで、出力パルス（ｃ）が高レベルから低レベルに立ち下がる遷移速度は、容量カップリングによって出力端に飛び込む正電位のカップリング量によって決まる。そして、このカップリング量は、電源ラインＬ13の電源電圧ＶSSP（ｄ）の第２の電源電圧の電圧値によって決まる。すなわち、第２の電源電圧の電圧値を任意に設定することで、パルス生成回路Ｐ1自体の回路動作、即ち、容量カップリングを伴う回路動作により、パルス消滅時に所望の遷移速度となるパルス信号を生成することができる。
【００３５】
［１−３．変形例］
尚、上記実施形態では、パルス生成回路Ｐ1が正極性のパルス信号を生成する場合を例に挙げて説明したが、本開示の技術は、正極性のパルス信号の生成への適用に限られるものではなく、負極性のパルス信号を生成する場合にも同様に適用可能である。負極性のパルス信号を生成するパルス生成回路について、以下に、変形例に係るパルス生成回路Ｐ2として、図２を用いて説明する。図２において、（Ａ）はパルス生成回路Ｐ2の回路例を、（Ｂ）はパルス生成回路Ｐ2の各部の波形をそれぞれ示している。
【００３６】
図１（Ａ）と図２（Ａ）との対比から明らかなように、本変形例に係るパルス生成回路Ｐ2は、先述した実施形態に係るパルス生成回路Ｐ1と基本的な回路構成は同じになっている。すなわち、パルス生成回路Ｐ2は、例えば２つ（２段）のバッファＢ11，Ｂ12が縦続接続され、これらバッファＢ11，Ｂ12がＣＭＯＳインバータの回路構成となっている。一方、先述した実施形態に係るパルス生成回路Ｐ1とは次の点で異なっている。
【００３７】
すなわち、最終段（後段）のバッファＢ12において、先述した実施形態に係るパルス生成回路Ｐ1では負電源側の電源ラインＬ13を前段のバッファＢ11の電源ラインＬ12と分離し、当該電源ラインＬ13の電源電圧を可変としていた。これに対し、本変形例に係るパルス生成回路Ｐ2では、正電源側の電源ラインＬ14を前段のバッファＢ11の電源ラインＬ11と分離し、当該電源ラインＬ14の電源電圧ＶDDPを切り換え可能としている。電源ラインＬ14の電源電圧ＶDDPの切り換えは、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して（好ましくは、同じタイミングで）行われる。
【００３８】
電源ラインＬ14の電源電圧ＶDDPについては、一例として、正側の電源電圧ＶDDが１５Ｖ程度であると仮定すると、１５Ｖ（＝ＶDD）を第１の電源電圧とし、第１の電源電圧よりも低く、正側の電源電圧ＶDDの半分程度よりも高い電圧、例えば１２Ｖ〜１３Ｖ程度を第２の電源電圧とする。そして、これら第１、第２の電源電圧間で電源ラインＬ14の電源電圧ＶDDPが切り換え可能となっている。但し、ここで例示した電源電圧ＶDDPの数値は一例に過ぎず、これらの数値に限定されるものではない。
【００３９】
上記構成のパルス生成回路Ｐ2には、例えば、低レベルをＶSSとし、高レベルをＶDDとし、低レベル状態をアクティブ状態とする負極性のパルス信号（ａ）が入力されるものとする。具体的な回路動作については、基本的に、先述した実施形態に係るパルス生成回路Ｐ1の場合と同様の回路動作が行われる。パルス生成回路Ｐ1の場合と異なるのは、入力されるパルス信号（ａ）が低レベルから高レベルに遷移するとき（時刻ｔ2）の後段のバッファＢ12の回路動作である。
【００４０】
具体的には、後段のバッファＢ12において、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して（好ましくは、同じタイミングで）、可変電源の電源ラインＬ14の電源電圧ＶDDP（ｄ）は、第１の電源電圧ＶDDから第２の電源電圧（例えば、１２Ｖ〜１３Ｖ程度）に瞬間的に（即ち、パルス状に）切り換わる。
【００４１】
ここで、電源ラインＬ14の電源電圧ＶDDP（ｄ）が電源電圧ＶDDに固定であれば、ＰチャネルＭＯＳトランジスタＰ12がオン状態になることで、出力端の電位（ｃ）は、低レベル（＝ＶSS）から高レベル（＝ＶDD）に急峻に（瞬間的に）遷移する。すなわち、負極性の出力パルス（ｃ）は、図２（Ｂ）の波形（ｃ）に破線で示すように瞬時に消滅する。
【００４２】
これに対して、ＭＯＳトランジスタＮ12，Ｐ12のオン／オフの切り換えタイミングに同期して、電源ラインＬ14の電源電圧ＶDDP（ｄ）が瞬間的に（即ち、パルス状に）切り換わることで、出力パルス（ｃ）の立ち上がりの遷移波形は次のように変化する。すなわち、電源ラインＬ14の電源電圧ＶDDP（ｄ）が瞬間的にパルス状に切り換わる（即ち、立ち下がる）ことで、ＰチャネルＭＯＳトランジスタＰ12のソース電極と出力端との間に介在する寄生容量Ｃpによる容量カップリングによって出力端に負電位が飛び込む。
【００４３】
この容量カップリングによって出力端に飛び込む負電位は、ＰチャネルＭＯＳトランジスタＰ12がオンすることによって出力端の電位、即ち、出力パルス（ｃ）が低レベルから高レベルに急峻に変化するのを抑えるように作用する。そして、この容量カップリングによる作用により、出力パルス（ｃ）が低レベルから高レベルに立ち下がる遷移速度が遅くなる、即ち、立ち上がりの遷移波形が、容量カップリングンがない場合に比べて緩やかになる。
【００４４】
［１−４．作用、効果］
以上説明したように、本実施形態及びその変形例は、２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、パルス消滅時に所望の遷移速度のパルス信号を生成するパルス生成回路において、次のように構成を採っている。すなわち、２つの電源のうち、入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、他方の電源を複数の電源電圧間で切り換え可能としている。
【００４５】
このように、一方の電源が固定の電源電圧であるの対して、他方の電源が複数の電源電圧間で切り換わることで、その切り換えのタイミングで、２つのスイッチ素子の共通接続ノードである出力ノードに容量カップリングが入る。この容量カップリングは、出力ノードの電位が急峻に変化するのを抑えるように作用する。この容量カップリングによる作用により、出力パルスの遷移速度が遅くなる。その結果、パルス生成回路は、当該回路自体の回路動作により、パルス消滅時に所望の遷移速度となるパルス信号を生成できる。
【００４６】
尚、上記実施形態及びその変形例では、バッファが２段縦続接続されて成るパルス生成回路を例に挙げたが、バッファの段数は１段でも良く、また、３段以上であって良い。バッファが１段構成のパルス生成回路の場合には当該バッファに対して本開示の技術を適用すれば良く、３段以上の構成のパルス生成回路の場合には、最終段のバッファに対して本開示の技術を適用すれば良い。
【００４７】
ここで、入力パルスの論理に応じて相補的にオン／オフ動作を行うとは、先述した回路動作の説明から明らかなように、論理“１”のときに一方のスイッチ素子がオン状態となり、他方のスイッチ素子がオフ状態となり、また、論理“０”のときはその逆の動作を行うことである。
【００４８】
２つの電源のうち、入力パルスと同じ極性側の一方の電源は、先の実施形態にあっては電源電圧ＶDDの正側電源となり、その変形例にあっては電源電圧ＶSSの負側電源となる。また、他方の電源は、先の実施形態にあっては電源ラインＬ13の可変電源となり、その変形例にあっては電源ラインＬ14の可変電源となる。
【００４９】
また、先述した実施形態及びその変形例においては、他方の電源を第１、第２の２つの電源電圧間で切り換え可能としたが、２つの電源電圧間での切り換えに限られるものではなく、３つ以上の電源電圧間で切り換えるようにしても良い。電源電圧の数を増やし、他方の電源の電源電圧を多段階に切り替えるようにすることで、生成するパルス信号の遷移速度（遷移波形）をよりきめ細かく制御することができる。
【００５０】
以上説明した、本実施形態及びその変形例に係るパルス生成回路、即ち、パルス消滅時に所望の遷移速度となるパルス信号を生成可能なパルス生成回路の用途としては、次のような用途が考えられる。例えば、後述する移動度補正機能を有する画素が配置されて成る表示装置において、各画素に信号を書き込むための走査を行う走査回路にその最終段バッファとして用いることができる。
【００５１】
あるいは、後段に波形整形回路を配置し、当該波形整形回路との組み合わせによってパルス幅を変更するパルス幅変更回路を構成する用途としても用いることができる。具体的には、前段のパルス生成回路でパルス消滅時に所望の遷移波形となるパルス信号を生成し、後段の波形整形回路において、任意のスレッショールドレベルを基準にして矩形波のパルス信号に波形整形することにより、入力パルスよりも広いパルス幅のパルス信号を生成することができる。
【００５２】
但し、ここで例示した用途は一例に過ぎず、本実施形態及びその変形例に係るパルス生成回路の用途としては、これらの用途に限られるものではない。以下に、前者の用途、即ち、移動度補正機能を有する画素が配置されて成る表示装置において、各画素に信号を書き込むための走査を行う走査回路にその最終段バッファとして用いる、本開示の適用例について具体的に説明する。
【００５３】
＜２．表示装置＞
［２−１．システム構成］
図３は、本開示が適用されるアクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。
【００５４】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor薄膜トランジスタ）が用いられる。
【００５５】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００５６】
図３に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００５７】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図３の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００５８】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００５９】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００６０】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００６１】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図３に示すように、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００６２】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧書込みに際して、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。書込み走査回路４０の構成の詳細については後述する。
【００６３】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００６４】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）であり、後述する閾値補正処理の際に用いられる。
【００６５】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００６６】
（画素回路）
図６は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００６７】
図６に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００６８】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、保持容量２４、及び、補助容量２５を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００６９】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００７０】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００７１】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００７２】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００７３】
補助容量２５は、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が共通電源供給線３４にそれぞれ接続されている。この補助容量２５は、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるために、必要に応じて設けられるものである。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の等価容量が十分に大きい場合は省略可能である。
【００７４】
ここでは、補助容量２５の他方の電極を共通電源供給線３４に接続するとしているが、他方の電極の接続先としては、共通電源供給線３４に限られるものではなく、固定電位のノードであればよい。補助容量２５の他方の電極を固定電位のノードに接続することで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるという所期の目的を達成することができる。
【００７５】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００７６】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００７７】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００７８】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００７９】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００８０】
［２−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図４のタイミング波形図を基に図６及び図７の動作説明図を用いて説明する。尚、図６及び図７の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【００８１】
図４のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００８２】
（前表示フレームの発光期間）
図４のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００８３】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図６（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。従って、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００８４】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図６（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００８５】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００８６】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、、図６（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位、即ち、低電位Ｖiniにある。
【００８７】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００８８】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、かつ、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補正動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００８９】
（閾値補正期間）
次に、時刻ｔ13で、図６（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsに保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００９０】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖgの初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００９１】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００９２】
次に、時刻ｔ14で、走査線３１の電位ＷＳが低電位側に遷移することで、図７（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００９３】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図７（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図７（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００９４】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigになる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００９５】
このとき、有機ＥＬ素子２１は、カットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は、有機ＥＬ素子２１の等価容量及び補助容量２５に流れ込む。これにより、有機ＥＬ素子２１の等価容量及び補助容量２５の充電が開始される。
【００９６】
有機ＥＬ素子２１の等価容量及び補助容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過とともに上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。尚、駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００９７】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００９８】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用する。換言すれば、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に対して負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００９９】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【０１００】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【０１０１】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正処理の補正量とも言える。移動度補正の原理の詳細については後述する。
【０１０２】
（発光期間）
次に、時刻ｔ17で、走査線３１の電位ＷＳが低電位側に遷移することで、図７（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【０１０３】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。
【０１０４】
このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、換言すれば、保持容量２４に保持されたゲート−ソース間電圧Ｖgsを保ったまま、ゲート電位Ｖg及びソース電位Ｖsが上昇する動作がブートストラップ動作である。
【０１０５】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【０１０６】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【０１０７】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【０１０８】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ16−ｔ17の期間において並行して実行される。
【０１０９】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して閾値補正処理を複数回実行する、所謂、分割閾値補正を行う駆動法を採ることも可能である。
【０１１０】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間として割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができる。従って、１水平走査期間として割り当てられる時間が短くなっても、閾値補正期間として十分な時間を確保できるため、閾値補正処理を確実に実行できることになる。
【０１１１】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2 ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【０１１２】
図８（Ａ）に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。図８（Ａ）の特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理（補正処理）を行わないと、閾値電圧ＶthがＶth1のときに、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【０１１３】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【０１１４】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2 ……（２）
【０１１５】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【０１１６】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図８（Ｂ）に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【０１１７】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に対して、例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【０１１８】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図８（Ｂ）に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【０１１９】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【０１２０】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【０１２１】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【０１２２】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量（補正量）ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに対して、即ち、保持容量２４に対して負帰還をかける処理が移動度補正処理となる。
【０１２３】
［２−３．書込み走査信号ＷＳのパルス波形］
ところで、上述した基本的な回路動作の説明から明らかなように、映像信号の信号電圧Ｖsigの書込み処理と並行して行われる移動度補正処理の補正期間は、書込み走査信号ＷＳのパルス幅によって決まる。この移動度補正処理を映像信号の信号電圧Ｖsigに応じて適応的に行うために、書込み走査回路４０において、図９に示すように、パルス消滅時の遷移波形（本例では、立ち下がり波形）が緩やかな（過渡応答が遅い）書込み走査信号ＷＳを生成するようにしている（特許文献１参照）。
【０１２４】
ここで、書込み走査信号ＷＳの立ち下がり波形を緩やかにする（なまらせる）ことで、移動度補正処理を映像信号の信号電圧Ｖsigに応じて適応的に行うことができる理由について、図９の波形図を用いて説明する。
【０１２５】
書込み走査信号ＷＳの立ち下がり波形を緩やかな波形に設定することで、書込みトランジスタ２３のゲート−ソース間電圧が、当該書込みトランジスタ２３の閾値電圧Ｖth(WS)になったところでカットオフする、即ち、導通状態から非導通状態に移行する。ここでは、一例として、信号電圧Ｖsigが５Ｖの場合と２Ｖの場合とを例に挙げて説明する。
【０１２６】
Ｖsig＝５Ｖのときには、書込みトランジスタ２３は、ゲート−ソース間電圧がカットオフ電圧、即ち、５Ｖ＋Ｖth(WS)になったところでカットオフする。従って、Ｖsig＝５Ｖのときの移動度補正時間は相対的に短くなる。一方、Ｖsig＝２Ｖのときには、書込みトランジスタ２３は、ゲート−ソース間電圧がカットオフ電圧、即ち、２Ｖ＋Ｖth(WS)になったところでカットオフする。従って、Ｖsig＝２Ｖのときの移動度補正時間は、Ｖsig＝５Ｖのときよりも長くなる。
【０１２７】
このように、書込み走査信号ＷＳの立ち下がり波形を緩やかな波形に設定することにより、映像信号の信号電圧Ｖsigに対応して最適な移動度補正時間を設定できる。その結果、黒レベルから白レベルまでの、信号電圧Ｖsigの全レベル範囲（全階調）に亘って駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性をより確実に打ち消すことができる、即ち、移動度μの画素毎のバラツキをより確実に補正することができる。
【０１２８】
［２−４．書込み走査回路］
続いて、信号書込み＆移動度補正処理のときに用いる、立ち下がり波形が緩やかな書込み走査信号ＷＳを生成する（出力する）書込み走査回路４０の具体的な構成について説明する。
【０１２９】
図１０は、書込み走査回路４０の構成の一例を示すブロック図である。図１０に示すように、本例に係る書込み走査回路４０は、シフトレジスタ４１、レベルシフト回路（Ｌ／Ｓ）４２、及び、出力回路４３を有し、レベルシフト回路４２と出力回路４３とが画素アレイ部３０の画素行毎に設けられた構成となっている。
【０１３０】
ここでは、図面の簡略化のために図示を省略しているが、画素行毎に論理回路等も設けられる。この論理回路において、書込み走査信号ＷＳとして、２連の走査パルス、即ち、閾値補正期間を決める走査パルスと、信号書込み＆移動度補正期間を決める走査パルスとの生成が行われる。
【０１３１】
シフトレジスタ４１は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）することにより、各シフト段（転送段）から順にシフトパルスを出力する。このシフトパルスは、レベルシフト回路４２及び出力回路４３を通して画素アレイ部３０の走査線３１1〜３１mの各々に書込み走査信号（パルス）ＷＳとして供給される。
【０１３２】
レベルシフト回路４２は、シフトレジスタ４１から出力される論理レベルのシフトパルスを、表示パネル７０上の各画素２０を駆動可能なレベルのシフトパルスにレベルシフトする。このレベルシフトされたシフトパルスは、例えば上記の論理回路を経由して出力回路４３に供給される。
【０１３３】
出力回路３０は、縦続接続された複数のバッファ４３１1〜４３１iによって構成されている。この出力回路３０において、その最終段のバッファ４３１iとして、先述した実施形態に係るパルス生成回路Ｐ1の後段のバッファＢ12を用いることができる。本例の場合、画素２０の書込みトランジスタ２３としてＮチャネル型のトランジスタを用いているため、パルス生成回路Ｐ1の後段のバッファＢ12を用いることになる。書込みトランジスタ２３としてＰチャネル型のトランジスタを用いる場合は、先述した変形例に係るパルス生成回路Ｐ2の後段のバッファＢ12を用いるようにすれば良い。
【０１３４】
上述したように、パルス消滅時の遷移波形が緩やかな書込み走査信号ＷＳを生成する書込み走査回路４０の出力回路３０において、その最終段のバッファ４３１iとして、先述した実施形態またはその変形例に係るパルス生成回路を用いることで、次のように作用、効果を得ることができる。
【０１３５】
すなわち、先述した実施形態またはその変形例に係るパルス生成回路Ｐ1，Ｐ2によれば、当該パルス生成回路Ｐ1，Ｐ2自体の回路動作、即ち、容量カップリングを伴う回路動作により、パルス消滅時に所望の遷移速度（過渡応答）となるパルス信号を生成することができる。従って、特許文献１記載の従来技術の場合のように、表示パネル７０の外部のディスクリート基板にて生成した、遷移波形が緩やかな電源電圧を用いる必要が無くなる。
【０１３６】
換言すれば、表示パネル７０の外部のディスクリート基板にて遷移波形が緩やかな電源電圧を生成する必要が無くなる。これにより、遷移波形が緩やかな電源電圧を生成するためのディスクリート基板が不要になる、即ち、表示パネル７０の外部に設ける部品点数を削減できるため、表示装置の小型化及び低コスト化を図ることができる。
【０１３７】
尚、上記の適用例では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示はこの適用例に限られるものではない。すなわち、本開示は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置にも適用できる。より具体的には、電流駆動型の電気光学素子を駆動する駆動トランジスタの移動度を補正する移動度補正機能を有する画素が配置されて成り、画素の輝度レベルに応じて適応的に移動度補正を行う構成の表示装置全般に対して適用機能である。
【０１３８】
＜３．電子機器＞
以上説明した本開示による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。一例として、図１１〜図１５に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示部に適用することが可能である。
【０１３９】
このように、あらゆる分野の電子機器において、その表示部として本開示による表示装置を用いることで、各種の電子機器の小型化及び低コスト化に寄与できる。すなわち、先述したように、本開示による表示装置は、表示パネル７０の外部に設ける部品点数を削減できるため、表示装置の小型化及び低コスト化を図ることができる。従って、各種の電子機器において、機器本体の小型化及び低コスト化に寄与できることになる。
【０１４０】
本開示による表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１４１】
以下に、本開示が適用される電子機器の具体例について説明する。
【０１４２】
図１１は、本開示が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本開示による有機ＥＬ表示装置を用いることにより作製される。
【０１４３】
図１２は、本開示が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本開示による表示装置を用いることにより作製される。
【０１４４】
図１３は、本開示が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本開示による表示装置を用いることにより作製される。
【０１４５】
図１４は、本開示が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本開示による表示装置を用いることにより作製される。
【０１４６】
図１５は、本開示が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本開示による表示装置を用いることにより、本適用例に係る携帯電話機が作製される。
【０１４７】
＜４．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路。
（２）前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングに同期して電源電圧を切り換える
前記（１）に記載のパルス生成回路。
（３）前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングと同じタイミングで電源電圧を切り換える
前記（２）に記載のパルス生成回路。
（４）前記２つのスイッチ素子は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタである
前記（１）から（３）のいずれかに記載のパルス生成回路。
（５）前記２つのスイッチ素子は、ＣＭＯＳインバータを構成している
前記（４）に記載のパルス生成回路。
（６）前記他方の電源は、その切り換えのタイミングによって回路出力端に飛び込む電位の作用によって出力パルスの遷移速度を遅らせる
前記（４）または前記（５）のいずれかに記載のパルス生成回路。
（７）前記電位は、前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタのソース電極と前記回路出力端との間に介在する寄生容量による容量カップリングによって前記回路出力端に飛び込む
前記（６）に記載のパルス生成回路。
（８）縦続接続された複数のバッファから成り、
前記複数のバッファの最終段のバッファは、前記２つのスイッチ素子によって構成されており、
前記他方の電源は、前段のバッファの他方の電源と分離されている
前記（１）から（７）のいずれかに記載のパルス生成回路。
（９）２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有するパルス生成回路におけるパルス生成に当たって、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、
前記２つの電源の他方の電源を複数の電源電圧間で切り換える
パルス生成方法。
（１０）２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を、走査パルスを出力する最終段バッファに用いる走査回路。
（１１）電気光学素子を含む画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その出力回路の最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置。
（１２）前記画素は、前記電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有し、
前記走査回路は、前記パルス生成回路によって生成された走査パルスにより、前記駆動トランジスタのゲートに対して信号を書き込む書込みトランジスタを駆動する
前記（１１）に記載の表示装置。
（１３）画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置を有する電子機器。
【符号の説明】
【０１４８】
Ｐ1，Ｐ2…パルス生成回路、Ｂ11，Ｂ12…バッファ、１０…有機ＥＬ表示装置、２０…画素、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１1〜３１m）…走査線、３２（３２1〜３２m）…電源供給線、３３（３３1〜３３n）…信号線、３４…共通電源供給線、４０…書込み走査回路、４１…シフトレジスタ、４２…レベルシフト回路、４３…出力回路、４３１1〜４３１i…バッファ、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【特許請求の範囲】
【請求項１】
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路。
【請求項２】
前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングに同期して電源電圧を切り換える
請求項１に記載のパルス生成回路。
【請求項３】
前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングと同じタイミングで電源電圧を切り換える
請求項２に記載のパルス生成回路。
【請求項４】
前記２つのスイッチ素子は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタである
請求項１に記載のパルス生成回路。
【請求項５】
前記２つのスイッチ素子は、ＣＭＯＳインバータを構成している
請求項４に記載のパルス生成回路。
【請求項６】
前記他方の電源は、その切り換えのタイミングによって回路出力端に飛び込む電位の作用によって出力パルスの遷移速度を遅らせる
請求項４に記載のパルス生成回路。
【請求項７】
前記電位は、前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタのソース電極と前記回路出力端との間に介在する寄生容量による容量カップリングによって前記回路出力端に飛び込む
請求項６に記載のパルス生成回路。
【請求項８】
縦続接続された複数のバッファから成り、
前記複数のバッファの最終段のバッファは、前記２つのスイッチ素子によって構成されており、
前記他方の電源は、前段のバッファの他方の電源と分離されている
請求項１に記載のパルス生成回路。
【請求項９】
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有するパルス生成回路におけるパルス生成に当たって、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、
前記２つの電源の他方の電源を複数の電源電圧間で切り換える
パルス生成方法。
【請求項１０】
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を、走査パルスを出力する最終段バッファに用いる走査回路。
【請求項１１】
電気光学素子を含む画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その出力回路の最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置。
【請求項１２】
前記画素は、前記電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有し、
前記走査回路は、前記パルス生成回路によって生成された走査パルスにより、前記駆動トランジスタのゲートに対して信号を書き込む書込みトランジスタを駆動する
請求項１１に記載の表示装置。
【請求項１３】
画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置を有する電子機器。
【請求項１】
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路。
【請求項２】
前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングに同期して電源電圧を切り換える
請求項１に記載のパルス生成回路。
【請求項３】
前記２つの電源の他方の電源は、前記２つのスイッチ素子の切り換えタイミングと同じタイミングで電源電圧を切り換える
請求項２に記載のパルス生成回路。
【請求項４】
前記２つのスイッチ素子は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタである
請求項１に記載のパルス生成回路。
【請求項５】
前記２つのスイッチ素子は、ＣＭＯＳインバータを構成している
請求項４に記載のパルス生成回路。
【請求項６】
前記他方の電源は、その切り換えのタイミングによって回路出力端に飛び込む電位の作用によって出力パルスの遷移速度を遅らせる
請求項４に記載のパルス生成回路。
【請求項７】
前記電位は、前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタのソース電極と前記回路出力端との間に介在する寄生容量による容量カップリングによって前記回路出力端に飛び込む
請求項６に記載のパルス生成回路。
【請求項８】
縦続接続された複数のバッファから成り、
前記複数のバッファの最終段のバッファは、前記２つのスイッチ素子によって構成されており、
前記他方の電源は、前段のバッファの他方の電源と分離されている
請求項１に記載のパルス生成回路。
【請求項９】
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有するパルス生成回路におけるパルス生成に当たって、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源を固定の電源電圧とし、
前記２つの電源の他方の電源を複数の電源電圧間で切り換える
パルス生成方法。
【請求項１０】
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を、走査パルスを出力する最終段バッファに用いる走査回路。
【請求項１１】
電気光学素子を含む画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その出力回路の最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置。
【請求項１２】
前記画素は、前記電気光学素子を駆動する駆動トランジスタに流れる電流に応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって前記駆動トランジスタの移動度を補正する移動度補正の機能を有し、
前記走査回路は、前記パルス生成回路によって生成された走査パルスにより、前記駆動トランジスタのゲートに対して信号を書き込む書込みトランジスタを駆動する
請求項１１に記載の表示装置。
【請求項１３】
画素が行列状に２次元配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する走査回路と
を備え、
前記走査回路は、その最終段バッファとして、
２つの電源の間に直列に接続され、入力パルスの論理に応じて相補的にオン／オフ動作を行う２つのスイッチ素子を有し、
前記２つの電源のうち、前記入力パルスと同じ極性側の一方の電源は、固定の電源電圧であり、
前記２つの電源の他方の電源は、複数の電源電圧間で切り換え可能である
パルス生成回路を用いる表示装置を有する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２０８３１８（Ｐ２０１２−２０８３１８Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７３９２６（Ｐ２０１１−７３９２６）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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