【課題】複数の入力信号からいずれか一つを切り替えて出力する信号切替装置において、信号切替に要する時間を短縮する。
【解決手段】信号切替装置は、カウンタ回路２１ａ、２１ｂ、判定部２２、選択部３、６及び切替部４、５を備えている。カウンタ回路２１ａ、２１ｂは、対応する入力信号及び基準信号の一方に同期して他方をラッチし、そのラッチした信号のパルス数をカウントする。判定部２２は、カウンタ回路２１ａ、２１ｂの出力を受け、カウント値が２の整数ベキ倍か否かを判定する。切替部４は、選択部３で選択された信号のうち第１の切替信号に応じた信号を出力する。切替部５は、複数の入力信号のうち第２の切替信号に応じた信号を出力する。選択部６は、切替部４、５の出力のうち切替信号に応じた信号を出力する。 （もっと読む）

【課題】第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置に関し、チップサイズの小型化が可能な半導体装置を提供することを目的とする。
【解決手段】本発明は、第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置であって、第１のクロックを生成する第１のクロック生成部と、第２のクロックを生成する第２のクロック生成部と、第１のクロック又は前記第２のクロックのいずれかを選択し、出力する選択部と、クロック選択部で選択されたクロックから第１の制御クロックを生成し、第１の制御部に供給するとともに、クロック選択部で選択されたクロックから第２の制御クロックを生成し、第２の制御部に供給する制御クロック生成部とを有することを特徴とする。 （もっと読む）

【課題】相手側の装置と正常に接続されていない状態での不定信号の入力による誤動作を防止することのできる差動伝送回路および信号再生方法を得る。
【解決手段】差動レシーバ１３の出力１４は内部ロジック回路１５に供給されると共に、バンドリジェクションフィルタ２１に入力されて、ここで相手側の装置と正常に接続されていない状態で発生するノイズのみの波長成分を透過させる。したがって、不定信号の入力により、セット・リセット・フリップフロップ２１がセットされてマスク期間設定回路２５で定めた時間だけマスク信号１６が発生し、出力１４が内部ロジック回路１５内でマスクされる。これにより、後段の回路の誤動作が防止される。 （もっと読む）

【課題】リピータが介在する通信システムにおいて、リピータと両方の伝送路との間での各データ伝送と、バイパスする必要のあるリピータを伝送路から切り離してのデータ伝送とを行う場合に、通信しない伝送路において高周波信号の高い遮断特性が実現できる信号切替方式を得ること。
【解決手段】リピータ３をバイパスしない場合は、切替手段ＳＷ９ｂ，ＳＷ９ｃが共に導通状態となり、切替手段ＳＷ９ａが高い遮断特性を有して遮断状態となる。また、リピータ３をバイパスしてデータ伝送を行う場合は、切替手段ＳＷ６ａが導通状態となり、切替手段ＳＷ９ｂ，ＳＷ９ｃが共に高い遮断特性を有して遮断状態となる。これによって、漏洩の少ない安定した通信が可能になる。 （もっと読む）

【課題】空間光変調機（ＳＯＭ）に適用されるデジタル／アナログコンバーティング装置に関する。
【解決手段】高分解能を有するデジタル／アナログコンバーティング装置は、動作電圧Ｖｄ１、Ｖｄ２端の間に直列に連結された複数の抵抗Ｒ０〜Ｒ２５６を含み、上記動作電圧Ｖｄ１、Ｖｄ２を複数の抵抗を通じて複数の電圧ＶＲ＜０＞〜ＶＲ＜２５６＞に分割する抵抗ストリング部１００と、デジタル信号に該当されるスイッチング信号を提供するデコーダ部２００と、上記デコーダ部２００のスイッチング信号に従い、分割される複数の電圧ＶＲ＜０＞〜ＶＲ＜２５６＞のうち２つの電圧Ｖ１ｏｕｔ、Ｖ２ｏｕｔを選択するスイッチ部３００とを備え、上記２つの電圧は相互隣接する電圧であることを特徴とする。また、上記２つの電圧をＤＡ変換するＤＡ変換器をさらに含んでよい。 （もっと読む）

【課題】Ａ／Ｄ変換回路の検査工程において、パルスセレクタの故障判定の時間短縮を図る。
【解決手段】エンコーダ７およびカウンタ４で生成された各デジタルデータを第１Ｄ−ＦＦ８にて合成することによりデジタルデータＤ２を生成し、第２Ｄ−ＦＦ９および減算回路１１に出力する。また、ＯＲゲート１０にＴＥＳＴ信号を入力して第２Ｄ−ＦＦ９をリセットすることによって、第２Ｄ−ＦＦ９から０を示すデジタルデータＤ１を減算回路１１に出力させる。そして、減算回路１１にて、デジタルデータＤ２から０を示すデジタルデータＤ１を減算し、その結果をＴＤとして外部に出力させる。この後、外部に出力させたデジタルデータＤ２のみで構成されるデジタルデータＴＤを解析することにより、パルスセレクタ６の不具合を判定する。 （もっと読む）

【課題】 端子数を削減しながら、半導体装置に搭載されている外部発振子を用いた発振回路と自励発振回路を１品種で使い分けることができるようにする。
【解決手段】 半導体装置２０には、バイアス検知回路１、発振回路２、発振回路３、インバータＩＮＶ１、インバータＩＮＶ２、クロックドインバータＣＩＮＶ１、クロックドインバータＣＩＮＶ２、及び端子Ｐａｄ１乃至３が設けられている。発振回路２から生成される高精度のクロック信号ＣＬＫを使用する場合、外部の低電位側電源Ｖｓｓ側に設けられた外部端子ＯＰａｄ３と外部端子Ｏｐａｄ１の間を接続する。一方、自励発振回路である発振回路３から生成される比較的低消費電流のクロック信号ＣＬＫを使用する場合、抵抗Ｒ１を介して外部の高電位側電源Ｖｄｄ側に設けられた外部端子Ｏｐａｄ２と外部端子Ｏｐａｄ１の間を接続する。 （もっと読む）

【課題】オフセット容量の大きな差動静電容量型センサであっても、２つのセンサキャパシタの実質的な容量差（信号成分）を初段の演算増幅器により高利得で電圧信号に変換することができる差動型スイッチドキャパシタＣＶ変換回路を実現する。
【解決手段】電荷移転動作は、充電された第１・第２センサキャパシタＣｓａ・Ｃｓｂと補正キャパシタＣｏａを充電用電圧源±Ｖｄと補正電圧源±Ｖｏｃから切り離すとともに、第１・第２センサキャパシタＣｓａ・Ｃｓｂと補正キャパシタＶｏａを演算増幅器１の反転入力端子に接続し、第１・第２センサキャパシタＣｓａ・Ｃｓｂと補正キャパシタＣｏａの加算された充電電荷を帰還キャパシタＣｃｖに移転させ、加算された充電電荷に比例した電圧を演算増幅器１の出力に発生させる。 （もっと読む）

【課題】カウントクロックの分周比が切り替えられた場合にも、インターバルタイマ装置のイベント信号の周期が変動せず、常に一定の時間間隔でイベント信号を生成できるようにする。
【解決手段】分周回路１１０によって、入力されたクロックを分周してカウントクロックを生成する。加算器１０２、初期値レジスタ１０３、カウンタ値セレクタ１０４、およびカウンタ１０５によってアップカウンタを構成し、カウントクロックに同期して、所定の計数値単位で、カウント値を更新する。この際、計数値は、分周回路１１０における分周比に応じ、計数値セレクタ１０１で所定の値を選択する。そして、前記カウント値が所定の比較値に達した場合に、比較器１０７からイベント信号を出力する。 （もっと読む）

【課題】簡単な構成で、消費電流をさらに少なくすることができる半導体集積回路を提供する。
【解決手段】時計回路２１、および種々の制御回路ブロック２４、２５、２６、２７、２８を第１チップ２０に配置する一方、第２チップ３０には、時計回路２１にのみ電源を供給する時計用電源回路３１、一次制御回路ブロック（クロックジェネレータ２４、ＣＰＵ２５、ＲＯＭ２６）に電源を供給するための第１メイン電源回路３２、二次制御回路ブロック２７、２８に電源を供給するための第２メイン電源回路３３を配置する。時計用電源回路３１は常時オンとして時計回路２１を常時動作させるが、時計回路２１によって計測される時間に基づいて他の制御回路ブロックの使用未使用を決定して、一次制御回路ブロックの未使用時には第１メイン電源回路３２をオフにし、二次制御回路ブロックの未使用時には第２メイン電源回路３３をオフにする。 （もっと読む）

【課題】直接非同期リセットをいれても誤動作なく処理可能な集積回路の提供。
【解決手段】本集積回路装置１０は、非同期リセット入力９０が非同期入力に接続されるフィリップフロップ２０を含んで構成されるＣＰＵ１０と、非同期リセット入力９０及びクロック入力８０に基づき、非同期リセット入力解除後の最初のクロックでディセーブル状態からイネーブル状態に変化するライトディセーブル信号５２を生成するライトディセーブル信号生成回路５０を含み、ＣＰＵ１０は、ライトディセーブル信号５２がディセーブル状態の間は前記フィリップフロップ２０へ新たなデータが書き込まれるのを防止する書き込み防止回路６０を含む。また非同期リセット入力解除に所定クロックだけ遅延させてディセーブル状態からイネーブル状態に変化するライトディセーブル信号を生成するようにしてもよい。 （もっと読む）

【課題】電流変換精度への影響がなく、サージ吸収素子を不要とし、誤ったアナログ電圧が入力されるのを防止できる。
【解決手段】多数のアナログ入力信号をマルチプレクサで切り替えて取り込み、アナログ入力回路毎にアナログ電圧信号とアナログ電流信号を切替可能にしたアナログ入力装置において、各アナログ入力回路は、電圧／電流入力端に短絡ソケットＳＷと電流−電圧変換抵抗Ｒの直列回路とを設け、電圧入力時には短絡ソケットＳＷの短絡ピンを抜いて電圧入力を取り込み、電流入力時には短絡ソケットＳＷに短絡ピンを挿入して電流入力を電圧信号に変換して取り込み、電流−電圧変換抵抗Ｒの抵抗値と同程度の抵抗ｒを短絡ソケットに並列接続する。 （もっと読む）

【課題】カレントミラー回路の出力電圧の立ち上がり時間を速くし、これにより出力回路の消費電流を減少する。
【解決手段】カレントミラー回路３０は、PMOS３１〜３４により構成されている。入力電圧Vinが“Ｈ”の時に流れていた電流が、ノードN34が“Ｌ”→“Ｈ”へ変化することを受けて、カスケード接続されたPMOS３１が自動的にオフ状態になることによって遮断される。PMOS３１及び３３のゲートは、信号線により直接、ノードN34に接続されているので、ノードN34の電圧の立ち上がり時間が速くなり、出力回路全体の消費電流を減少できる。 （もっと読む）

【課題】ある出力信号を切り替える際に、切り替えられていない出力信号にノイズを発生させない。
【解決手段】複数のアナログ信号の中から選択される同一の又は異なる第１及び第２アナログ信号をデジタル信号に変換することにより第１及び第２デジタル信号を出力する信号選択回路であって、複数のアナログ信号の中から第１及び第２アナログ信号を選択するアナログ信号選択回路と、アナログ信号選択回路から出力される第１アナログ信号を第３デジタル信号に変換して出力する第１ＡＤコンバータと、アナログ信号選択回路から出力される第２アナログ信号を第４デジタル信号に変換して出力する第２ＡＤコンバータと、第３及び第４デジタル信号の一方又は双方を第１及び第２デジタル信号として選択的に出力するデジタル信号選択回路と、アナログ選択信号及び前記デジタル選択信号を出力する制御回路と、を備える。 （もっと読む）

【課題】入力信号に出力クロックが同期するまでの時間を短縮したＰＬＬ回路及びこれを用いた通信装置を実現する。
【解決手段】入力信号の位相に同期した新たな信号を生成するＰＬＬ回路に関し、特に同期化時間を短縮したＰＬＬ回路に関する。入力信号の周波数の２ｎ（ｎは整数）倍のクロックを発生するクロック発生手段と、クロック発生手段から発生したクロックの周波数を１／ｎに分周して出力する第１の分周器と、第１の分周器の出力クロックの周波数を１／２に分周して出力する第２の分周器と、入力信号に同期したクリア信号を生成するクリア信号生成手段と、を有し、第２の分周器の出力クロックは、第１の分周器の出力クロックがクリア信号生成手段のクリア信号によりクリアされることで入力信号と同期する構成とした。 （もっと読む）

【課題】外来ノイズによってリセット回路が誤動作することを防止することができる制御回路を提供すること。
【解決手段】装置の制御を行う制御回路において、リセット信号を発生させるリセット信号発生手段と、リセット信号発生手段で発生したリセット信号により回路のリセット動作を行うリセット手段と、リセット信号の感度を鈍くする感度鈍化手段を備えたことを特徴とする。又、前記感度鈍化手段は、制御回路で指定した所定の期間のみ有効とする。 （もっと読む）

【課題】 リフレッシュ動作を行うことなく、アナログ信号のレベルを常に正確に保持する。
【解決手段】 信号保持回路１Ａは第１及び第２ボルテージフォロアＢ１及びＢ２を備える。入力端子ＩＮと第１ボルテージフォロアＢ１の入力端の間には第１スイッチＳ１が電気的に接続されている。第１スイッチＳ１は書込期間にオン状態となる一方、保持期間においてオフ状態となる。第２ボルテージフォロアＢ２の出力端と第１ボルテージフォロアＢ１の入力端の間には、第２スイッチＳ２が接続されている。第２スイッチＳ２は、書込期間にオフ状態となる一方、保持期間においてオン状態となる。保持期間においてはフィードバックループが構成され、入力電圧信号Ｖｉｎが保持される。 （もっと読む）

【課題】
従来の半導体装置では、簡単な回路でソフトエラーを検出し、エラーの伝播を防ぐことが困難であった。
【解決手段】
本発明にかかる半導体装置は、複数の論理回路を直列に接続した発振回路１０と、複数の論理回路のうち少なくとも２つ以上の論理回路の出力信号が入力され、前記出力信号の間の位相差が所定の位相差の範囲外となる場合に発振回路１０を一時停止させ、他のブロックに発振回路１０にエラーが発生したことを通知するリセット信号を出力するエラー検出回路２０とを有するものである。 （もっと読む）

【課題】消費電力を低減し、また構成素子数も低減したセレクタ回路を提供する。
【解決手段】 ３値のデータ信号がデータ入力端子ＤＩＮに入力し、制御入力端子ＳＩＮに２値の制御信号が入力し、該制御信号に応じて前記データ入力端子ＤＩＮとデータ出力端子ＤＯＵＴとの間が導通／不導通に制御されるセル回路１０１〜１１２と、３値の制御信号が制御入力端子ＴＩＮに入力することにより３個の制御出力端子の内の１個のみが能動になるセル制御回路２０１，２０２とを具備し、３個のセル回路を単位回路としてツリー状に複数段接続し、単位回路の３個のセル回路の制御入力端子ＳＩＮに共通のセル制御回路の３個の前記制御出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を接続し、セル制御回路の制御入力端子ＴＩＮに入力する３値の制御信号に応じて、入力端子ＩＮ１〜ＩＮ９に入力する３値のデータ信号の内の１つのデータ信号を選択して出力端子ＴＯＵＴに出力する。 （もっと読む）

パラレルデータをシリアルデータに変換する方法および装置。より具体的には、パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように構成されたデータパイプライン（６２）と、データパイプライン（６２）からのパラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように配置され、パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をシリアルに出力するように構成された複数のスイッチ（７０）を備えるバイナリソートロジック（６４）とを備えたパラレルシリアル変換器（５２）を提供する。 （もっと読む）