【課題】消費電力の変動を抑える論理回路を実現する。
【解決手段】所定の演算処理を行う論理回路１Aは、１又は２以上の２進数の入力データに対して、入力データのハミング重みと関係なく、ハミング重みが一定となる第１の複数のビットデータに変換するデコーダ４００Aと、デコーダ４００Aにより変換された第１の複数のビットデータを受信し、所定の演算処理のために、受信した第１の複数のビットデータのビット位置を入れ替えることによって、第１の複数のビットデータのビットパターンを変更して、第２の複数のビットデータを生成する配線ネットワーク２００Aと、配線ネットワークに２００A接続され、配線ネットワーク２００Aにおいて生成された第２の複数のビットデータを、１又は２以上の２進数の出力データに変換するエンコーダ３００Aとを有する。 （もっと読む）

【課題】クロック切り替えが任意のタイミングで発生してもクロックにハザードが発生しないことをシステム的に保証することができる半導体集積回路装置を提供すること。
【解決手段】本半導体集積回路装置１００は、クロック切り替えイベント３２の発生により、クロック停止要求信号２６を生成するイベント処理部３０と、内部回路に供給するクロックを切り替えるためのクロック切り替え設定情報２４に基づいて、クロック選択信号１４を生成するクロック制御部２０と、クロック選択信号１４に基づいて、複数のクロック信号から一つのクロック信号を選択して出力するクロック選択部１０とを含み、クロック制御部２０は、クロック停止要求信号２６に基づいて、クロック選択部１０が出力するクロック２２の内部回路への供給を停止した後、クロック選択信号１４を生成し、クロック供給再開イベント２８の発生により、クロック選択部１０が出力するクロック２２の内部回路への供給を再開する。 （もっと読む）

【課題】デバイスの使用環境に応じて、動的にコンデンサの容量を変更し、ノイズを低減
する。
【解決手段】第１電源（１１０）と第２電源（１１１）との間に設けられたデカップリン
グ容量を有する半導体回路であって、半導体装置のノイズ量を測定する手段（１０２）と
、ノイズ量の測定結果に応じてデカップリング容量の容量値を可変させる手段（１０４）
とを備えることを特徴とする。 （もっと読む）

【課題】 入力切替時に発生するボツ音ノイズを低減させる。
【解決手段】スイッチＳ１１〜Ｓ１４を有する第１の切替回路１５と、演算増幅器１６と、スイッチＳ１５，Ｓ１６を有する第２の切替回路１７とを設け、第１の切替回路１５のスイッチの１個をオフさせ別の１個をオンさせて入力切替を行うとき、第２の切替回路１７のスイッチの１個をオフさせ別の１個をオンさせてボツ音ノイズを発生させ、該ボツ音ノイズにより第１の切替回路１５の入力切替時に発生するボツ音ノイズを、演算増幅器１６において同相除去させる。 （もっと読む）

【課題】半導体スイッチ素子の有する非線形性によって引き起こされる信号歪を極めて小さく抑える。
【解決手段】入力端子ＩＮａと、入力端子ＩＮａに一端を接続する直列接続された抵抗素子Ｒ１ａ、Ｒ２ａと、抵抗素子間の接続点に一端を接続する半導体スイッチ素子ＳＷ１ａと、抵抗素子Ｒ１ａ、Ｒ２ａの他端に一端を接続する半導体スイッチ素子ＳＷ２ａ、ＳＷ３ａと、から構成される回路群を複数備える。それぞれの回路群中の半導体スイッチ素子ＳＷ１ａ、ＳＷ１ｂ、・・ＳＷ１ｎの他端を共通に反転入力端子と接続し、それぞれの回路群中の半導体スイッチ素子ＳＷ２ａ、ＳＷ２ｂ、・・ＳＷ２ｎの他端を共通に出力端子と接続する演算増幅器ＯＰと、それぞれの回路群中の半導体スイッチ素子ＳＷ３ａ、ＳＷ３ｂ、・・ＳＷ３ｎの他端を共通に接続する出力端子ＯＵＴと、を備える。 （もっと読む）

【課題】複数のデータを連続して受信して整列し、内部への格納時の動作マージンを向上させることのできる半導体メモリ装置を提供すること。
【解決方法】本発明の半導体メモリ装置は、データストローブ信号を受信してデータ整列信号を出力する整列信号生成部と、前記データ整列信号を利用して、連続して入力される複数のデータを整列して出力するデータ整列部と、前記データ整列信号の遷移タイミングに同期したデータ伝達信号を生成するデータ伝達制御部と、前記データ整列部から出力される整列されたデータを前記データ伝達信号に応答してデータ格納領域に伝達するデータ伝達部とを備える。 （もっと読む）

【課題】切り替え対象のクロック信号の周波数に拘らずに、ハザードを生じさせずに切り替えを行うことができるクロック切替回路を提供する。
【解決手段】選択信号ＳＥＬで低速クロックＬＣＫが選択され、許可信号Ｓ６が停止されたときに制御信号Ｓ１を出力し、選択信号ＳＥＬで高速クロックＨＣＫが選択され、許可信号Ｓ２が停止されたときに制御信号Ｓ５を出力する選択部と、制御信号Ｓ１を低速クロックＬＣＫに同期して保持するＦＦを複数段縦続接続して許可信号Ｓ２を出力する安定化部２と、制御信号Ｓ５を高速クロックＨＣＫに同期して保持するＦＦを複数段縦続接続して許可信号Ｓ６を出力する安定化部６と、許可信号Ｓ２が与えられているときに低速クロックＬＣＫをラッチして出力するゲート化セル部４と、許可信号Ｓ６が与えられているときに高速クロックＨＣＫをラッチして出力するゲート化セル部８を設ける。 （もっと読む）

【課題】製造工程上のばらつきを高精度で補正することができ、かつ、回路の大規模化を抑えることができる半導体集積回路を提供する。
【解決手段】この半導体集積回路は、第１の電位と第２の電位との間に直列に接続され、第１の電位と第２の電位との間の電圧を分圧することにより複数の電圧を生成する複数の抵抗と、複数の抵抗の内の少なくとも１つに並列に接続された少なくとも１つのスイッチ回路と、複数の抵抗の内の少なくとも他の１つに並列に接続された少なくとも１つのヒューズと、外部から供給される制御信号に従って、少なくとも１つのスイッチ回路をオン／オフさせるように制御する制御回路とを具備する。 （もっと読む）

【課題】 半導体装置のリセット直後における不所望の動作を防止するとともに、半導体装置のリセット後における外部装置の制御に関する設定情報の変更を可能にする。
【解決手段】 半導体装置は、外部端子、制御パラメータ決定回路、レジスタ更新回路を備えて構成される。制御パラメータ決定回路は、レジスタおよび出力セレクタを備えて構成される。レジスタは、半導体装置のリセットに伴って初期化される。出力セレクタは、外部端子を介して供給される外部入力信号のレベル値に応じてレジスタのレジスタ値と同一のレベル値に設定される信号またはレジスタのレジスタ値と反対のレベル値に設定される信号のいずれかを選択して制御パラメータ信号として出力する。レジスタ更新回路は、制御パラメータ信号のレベル値を変更する必要がある場合、レジスタのレジスタ値を更新する。 （もっと読む）

【課題】発振信号を安定して生成することが可能な半導体集積回路およびそれを備えた電子機器を提供する。
【解決手段】半導体集積回路１０１は、発振信号を出力する発振回路１と、発振回路１から受けた発振信号を外部へ出力するか否かを切り替える切り替え回路２とを備える。 （もっと読む）

【課題】
クロック信号を切り替えるとき、ハザードの発生を防止するとともに、クロック信号を切り替えるタイミングを任意に設定することができるクロック切り替え回路を提供する。
【解決手段】
クロック信号を選択するクロック選択信号および基準クロック信号から第１のクロック信号と第２のクロック信号における出力停止の期間を設定する設定信号を生成し、これらの設定信号に基づいて第１のクロック信号から第２のクロック信号に切り替えるとき、クロック信号が出力しない期間を設定する。 （もっと読む）

【課題】電源電圧が一時的に立ち下がり、その後直ぐに回復するような電源の瞬断時においても確実なリセット信号の出力が可能なパワーオンリセット回路を提供することを目的とする。
【解決手段】リセット信号ＲＥＳを出力する第１のインバータ１の入力側とラッチ回路２を接続し、ラッチ回路２の出力ノードＡの電圧に応じて出力を制御する。そして、瞬断して電源電圧が所定電圧以下になると出力ノードＡに電荷を供給して、パワーオンリセット回路の出力を反転させる第１の反転回路５を設ける。第１の反転回路５において、キャパシタ１３は通常動作中（リセット解除状態）に電荷を蓄えている。そのため、瞬断して電源電圧ＶＤＤが低下するとＰＭＯＳ１２がオンし、キャパシタ１３に蓄えられた電荷がノードＡに供給される。そしてノードＡの電圧は上昇し、これにより第１のインバータ１が反転してリセット信号ＲＥＳが出力される。 （もっと読む）

【課題】構成素子の全体を集積回路で実現できる上に、遅延時間の精度を向上でき、しかも集積回路ごとの遅延時間のばらつきを低減できる遅延時間発生回路の提供。
【解決手段】電圧検出回路１は、電源電圧が所定値を上回るときに、その旨を示す検出信号を出力する。カウンタ３は、電圧検出回路１から検出信号が出力されたときに、発振回路３からのクロックの計数動作を開始する。メモリ５には、電圧検出回路１から検出信号があったときを起点とする任意の遅延時間、および発振回路１の発振周波数に基づいて決定される設定値が予め格納されている。コンパレータ７は、カウンタ３の計数値をメモリ５に格納される設定値と比較し、その計数値がその設定値と一致したときに遅延信号を出力する。 （もっと読む）

【課題】 複数のデバイスのそれぞれを駆動する駆動電流値を個々に設定し、且つ、単位時間当たりの駆動電流の変化量を抑えることによって、電磁ノイズの発生を抑制する。
【解決手段】 メモリ２０、インタフェース制御デバイス２１、及び、印刷プロセス制御デバイス２２は、外部バス１９に接続され、ＲＯＭ１２は、上記各デバイスそれぞれの駆動特性情報を予め格納し、伝搬遅延量選択部１５は、上記駆動特性情報に基づいて伝搬遅延量を選択し、デバイス駆動部１（０〜１５）は、駆動能力選択部１４による駆動能力の選択結果と、伝搬遅延量選択部１５による伝搬遅延量の選択結果とに基づいて外部バス１９を介して上記複数のデバイスの中の何れかのデバイスを駆動する。 （もっと読む）

【課題】位相が異なるクロックを非同期の切替信号に基づき切り替えても出力クロックに、切り替え時の短パルスが発生しないクロック切替回路を提供すること。
【解決手段】クロック切替回路１は、外部クロックＣＬＫＴ、ＣＬＫＢが入力されそれぞれＰＬＬ回路２、３と、ＰＬＬ回路３の出力ＰＬＢかＰＬＬ回路２の出力ＰＬＴの反転信号を選択出力するマルチプレクサ１４と、ＣＬＫＢ、ＰＬＢとは非同期のＬｏｃｋ判定信号１２ａに基づきマルチプレクサ１４を切り替え制御するクロック制御回路１３とを有する。クロック制御回路１３は、Ｌｏｃｋ判定信号１２ａが入力されるとＰＬＢの位相を所定値オフセットさせたオフセットクロックＰＬＱＢに同期してマルチプレクサ１４の出力を切り替えさせる。 （もっと読む）

【課題】半導体集積回路において、動的クロック制御を行なう事による処理性能劣化を防ぎ、低消費電力化を図ること。
【解決手段】主回路１０で従属回路７０に対して従属回路制御信号１１を用いてアクセスを行い、クロックゲーティング制御回路２０は、主回路１０から従属回路７０へのアクセスを感知し、クロック発生回路６０で発生されるクロック５０を従属回路７０へのクロック供給のＯＮ／ＯＦＦを制御する信号であるゲーティング制御信号４０を発生する。
さらにクロックゲーティング有効制御回路３０は、ゲーティング制御信号４０の有効・無効を制御するゲーティング許可信号４１を発生し、ゲーティング許可信号４１により有効とされたゲーティング制御信号４０は、クロック発生回路６０からのクロック５０のＯＮ／ＯＦＦを制御し、従属回路７０へのクロック供給を制御する。 （もっと読む）

【課題】レギュレータの熱放散の問題を低減する。
【解決手段】パルス送信機のリニア・レギュレータに供給される電圧をレギュレータの温度、送信に要する最小電圧および具体的な航空機計装条件にしたがって変え、それによってレギュレータの熱放散の問題を低減するシステム。 （もっと読む）

【課題】高周波ディスエーブルサイクルにおけるパワー消費量を低減すること。
【解決手段】高い周波数のディスエーブルサイクルにおける過渡電流を防止し、最小遅延時間後に直流電流パスをディスエーブルし、よってパワー消費量を低減するものである。本発明は最小時間よりも短いインターバルでチップディスエーブル時間が生じる場合にＤＣパスのディスエーブル化を防止するように働く遅延回路を含む。この結果、過渡電流によって生じる内部パワーバス上の好ましくない電圧低下の回数が少なくなる。本発明では最小時間前に生じる外部チップディスエーブルパルスを検出し、よってこれらパルスが内部直流パスをパワーダウンすることを防止している。同時に、チップディスエーブル信号の出力ドライバの高インピーダンス機能が維持される。 （もっと読む）

【課題】 テレビ受信機用音声増幅装置において、デジタルアンプの動作周波数を制御することにより、音質劣化を抑制し、且つ低消費電力化する。
【解決手段】 入力信号中の左右差成分の信号レベル、または複数の帯域に分割された入力信号の音声周波数帯域の各帯域の信号レベル、または入力信号の振幅変化の急峻さをそれぞれ検出し、それらの検出結果と番組情報とに基いて、デジタルアンプの動作周波数を制御する。 （もっと読む）

【課題】本発明は部品点数を少なくして小型化するとともに、損失の少ない入力回路を提供する。
【解決手段】スイッチ３を用いて汎用ＩＣ９に信号が入力される非絶縁型入力回路において、ダイオード５のアノードに第１の抵抗４が接続され、前記第１の抵抗４の他端が機器電圧２に接続され、前記ダイオード５のアノードと前記第１の抵抗との接続部が前記スイッチ３に接続され、前記スイッチ３の別端が前記機器電圧２の接地側に接続され、前記ダイオード５のカソードが前記機器電圧２から論理回路電圧分低い論理接地点６に第２の抵抗７を介して接続されるとともに、前記ダイオード５のカソードの信号が前記汎用ＩＣ８に接続されたものである。 （もっと読む）