【課題】寄生容量に起因する周波数特性の変化を確実に抑えること。
【解決手段】入力端に入力された電圧信号を電流信号に変換する電圧電流変換部１０６と、複数のキャパシタから構成され、電圧電流変換部１０６から出力された電流信号が周期毎に各キャパシタへ順次に入力され、電流信号が入力された１群のキャパシタの電荷を加算して出力する第１のキャパシタ集合体１０２と、複数のキャパシタから構成され、第１のキャパシタ集合体１０２から出力された電流信号が周期毎に各キャパシタへ順次に入力され、電流信号が入力された１群のキャパシタの電荷を加算して出力する第２のキャパシタ集合体１０４と、第１のキャパシタ集合体１０２において電荷を出力する任意のキャパシタと、当該電荷の出力による電流信号が入力される第２のキャパシタ集合体１０４のキャパシタとを個々に接続する複数の接続ノード１１０，１１２，１１４，１１６と、を備える。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

デバイス１１０は、駆動ノード３４，３６および感知ノード４２，４４を有する感知素子２６を備えている。駆動ノード３４および感知ノード４２との間には寄生容量２２が存在する。同様に、駆動ノード３６と感知ノード４４との間には寄生容量２４が存在する。駆動信号５６が駆動ノード３４、３６との間に印加されると、駆動ノード３４と感知ノード４２との間の寄生電流７０および駆動ノード３６と感知ノード４４との間の寄生電流７２が寄生容量２２，２４のおかげで生成される。容量性ネットワーク１１２を介して寄生電流７０を打ち消す補正電流１３４を生成するために、駆動ノード３６と感知ノード４２との間に容量ネットワーク１１２が接続される。同様に、容量性ネットワーク１１２を介して寄生電流７２を打ち消す補正電流１３８を生成するために、駆動ノード３４と感知ノード４４との間に容量性ネットワーク１１４が接続される。
（もっと読む）

【課題】外付けの基準抵抗と半導体集積回路に形成した抵抗の遅延量を比較して、半導体集積回路に形成した抵抗の抵抗値を補正する抵抗値補正回路を提供する。
【解決手段】半導体集積回路に形成した抵抗２９と半導体集積回路の外部に設けられた基準抵抗３３に予め設定された周期のクロック信号を入力し、抵抗２９から出力された第１の信号Ａ１と基準抵抗３３から出力された第２の信号Ａ２との遅延差を検出する遅延判定回路３と、直列接続される複数のフリップフロップにより構成されるフリップフロップ部に、遅延判定回路３で遅延差を計測開始と同時にクロック信号を入力し、フリップフロップごとに順次クロック信号を遅延させ、フリップフロップごとに遅延信号を出力し、遅延差が発生している期間に出力された遅延信号を選択して出力するばらつき検出回路と、を備える抵抗値補正回路１である。 （もっと読む）

【課題】インピーダンス調整回路における調整誤差を低減する。
【解決手段】レプリカ回路１４４１，１４４３のインピーダンスをそれぞれ変化させるカウンタ回路１４２１，１４２２と、これらカウンタ回路のカウント値を更新するインピーダンス調整制御回路１４１とを備える。制御回路１４１は、レプリカ回路１４４１のインピーダンスが外部抵抗ＲＥのインピーダンスよりも低い状態から高い状態に変化したことに応答してカウンタ回路１４２１のカウント値更新を終了し、レプリカ回路１４４３のインピーダンスがレプリカ回路１４４１のインピーダンスよりも高い状態から低い状態に変化したことに応答してカウンタ回路１４２２のカウント値更新を終了する。これにより、レプリカ回路１４４１，１４４３にて生じる調整誤差が相殺される。 （もっと読む）

【課題】出力電流雑音の変動しない可変型アクティヴインダクタを提供すること。
【解決手段】トランジスタのゲート−ソース間に並列に容量素子とスイッチを直列接続した素子を接続する。すなわち、ＰＭＯＳトランジスタＭ２のドレインとキャパシタＣ１の一方の端子を接続する。また、端子ＶｉｎとキャパシタＣ１のもう一方の端子にスイッチＳ１の一方の端子を直列接続し、スイッチＳ１のもう１方の端子をＰＭＯＳトランジスタＭ２のゲートと接続する。スイッチＳ１を開閉する事で見かけ上のトランジスタのゲート−ソース間容量を変化させてインダクタンス値を変動させるが、ＭＯＳトランジスタＭ１・Ｍ２の相互コンダクタンスは変化せず、そのため出力電流雑音は変らない。 （もっと読む）

【課題】高い精度のインピーダンス調整回路を有する半導体装置を提供する。
【解決手段】可変抵抗回路と外部抵抗素子との分圧電圧と、基準電圧とを比較する差動増幅回路にオフセット調整回路を設ける。オフセット調整回路は、第１と第２オセット調整信号によりそれぞれオン／オフ制御されて上記差動増幅回路の第１と第２負荷抵抗に流れる電流を形成し、それぞれ並列形態にされた複数からなる第２と第３ＭＯＳＦＥＴ群を有する。上記差動増幅回路の両入力に基準電圧を供給した状態にし、上記第２と第３ＭＯＳＦＥＴ群に供給される第１オフセット調整信号による電流を変化させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第１オフセット調整信号又は上記第２オフセット調整信号をオフセット調整設定信号とする。 （もっと読む）

【課題】周波数帯域を制限するフィルタ回路に関し、周波数とは、独立に利得を調整する。
【解決手段】第１の電圧／電流変換回路（１２）に、係数設定回路（１６）からの第１の制御信号と利得調整のための第２の制御信号とから作成した第３の信号を入力し、第２の電圧／電流変換回路（１４）に、第１の制御信号を入力する。このため、周波数と、利得を独立に制御したフィルタを実現できる。 （もっと読む）

【課題】簡素な回路構成で実現でき、小型化可能な周波数可変フィルタ回路を提供すること。
【解決手段】インダクタ１２と可変容量素子１４（第２の並列容量素子）とが並列に接続された並列共振回路２０と、複数の可変容量素子１０、１１及び１３からなるインピーダンス調製回路２１と、２つのエミッタフォロワ回路１６、１８からなるインピーダンス調整回路２２と、を備えて周波数可変フィルタ回路１を構成し、可変容量素子１０の容量値と可変容量素子１１（及び可変容量素子１０と可変容量素子１３）の容量値との比を調整することにより、並列共振回路２０の入力側のインピーダンスを所望値に調整し、エミッタフォロワ回路１６及び１８によって並列共振回路２０の出力側のインピーダンスを所望値に調整することにより、簡素な構成で小型化可能の周波数可変フィルタ回路を構成した。 （もっと読む）

【課題】フライングキャパシタを備え、急峻な減衰特性を備えた上でさらにＱ値を可変にすることが可能なフィルタ回路の提供。
【解決手段】入力端から出力端へ切り替わる場合には極性を維持し、出力端から入力端へ切り替わる場合には極性が反転するフライングキャパシタと、フライングキャパシタの入力端にフライングキャパシタと並列に設けられる第１のキャパシタＣｈ１と、フライングキャパシタの出力端にフライングキャパシタと並列に設けられる第２のキャパシタＣｈ２と、を備え、フライングキャパシタは、出力端から入力端へ切り替わってから所定の時間遅延して入力端から出力端へ切り替わり、入力端から出力端へ切り替わってから所定の時間遅延して出力端から入力端へ切り替わる、フィルタ回路。 （もっと読む）

【課題】電源電圧の変化に依存する内蔵フィルタの周波数特性の不所望な変化を軽減すること。
【解決手段】半導体集積回路は校正回路２００を具備し、内蔵容量７０：１５１は容量とスイッチを有する。Ｖ・Ｉ変換器３０、２０は基準電圧を電流に変換して、電流に応答する時間積分器４０、５０は容量７０の時間積分を実行して、電圧比較器８０は基準電圧と内蔵容量７０の端子電圧を比較する。校正動作の間に時間積分と電圧比較が実行され、その結果はラッチ９０に格納される。校正動作の完了時のラッチ９０の格納結果に従って、内蔵フィルタ１５０の周波数特性が決定される。Ｖ・Ｉ変換器３０、２０のスイッチ素子ＳＷ0のＮチャンネルＭＯＳトランジスタのゲートに、校正動作の間に安定化電圧Ｖ_REFが供給される。 （もっと読む）

【課題】意図せずに信号線に付加される線路によって移相器の特性が劣化してしまうこと。
【解決手段】移相器５０は、ＬＰＦとＨＰＦ間の切替に基づいて入力信号を移相する。移相器５０は、入力端子１と出力端子２間に接続されたＦＥＴ５と、ＦＥＴ５がオン状態のとき共振する共振回路と、ＦＥＴ５がオン状態のとき、入力端子１及び出力端子２間に形成される信号線路に含まれる節点と共振回路との間に接続される付加線路４ａ（４ｂ）と、ＦＥＴ５がオン状態のとき、信号線路の一部に含まれ、少なくとも付加線路４ａ（４ｂ）と共にローパスフィルタを形成するインダクタ３ａ（３ｂ）と、を備える。ＦＥＴ５がオン状態のときに付加線路と共にＬＰＦを形成するインダクタを信号線路に配置する。これによって、意図しない付加線路によって移相器の特性が劣化することを抑制することができる。 （もっと読む）

【課題】カットオフ周波数の補正動作中における後段回路の異常動作や電力浪費を解消することが可能なＧｍ−Ｃフィルタ回路の提供。
【解決手段】Ｇｍ−Ｃフィルタ回路１００は、カットオフ周波数の補正動作中に後段回路２００への電力供給を停止させる電源遮断部（スイッチ１１２とこれを制御するフィルタ制御回路１１０）を有して成る構成とされている。 （もっと読む）

【課題】伝送路との整合を保持しながら交流結合回路による低域側遮断域を変化させる。
【解決手段】周波数特性調整回路２０の遮断域調整部２１は、ＡＣ結合回路１０の周波数特性における低域側遮断域が移動するように、ＡＣ結合回路１０からの出力信号を通過させる。遮断域調整部２１の零点周波数および極周波数は、制御信号に応じて設定される。この制御信号により、遮断域調整部２１の伝達関数の分子多項式が、ＡＣ結合回路１０の伝達関数の分母多項式と等しくされ、遮断域調整部２１の零点周波数が、ＡＣ結合回路１０による低域遮断周波数に合わせられる。このため、ＡＣ結合回路１０から遮断域調整部２１を通過した出力信号は、ＡＣ結合回路１０により生じた低域遮断域が移動した周波数特性を有するようになる。そして、この周波数特性において、制御信号に応じて設定される遮断域調整部２１の極周波数が、移動後の低域側遮断域の遮断周波数となる。 （もっと読む）

【課題】マルチバンド無線受信機のバンドパスフィルタを集積回路で構成する場合に、回路規模が大きくなり、チップ面積が大きくなったり、製造コストが高くなる。
【解決手段】混合回路５８は無線受信信号Ｓ_ＲＦをダウンコンバートして中間信号Ｓ_ＩＦを生成する。ＩＦＢＰＦ６０は、抵抗Ｒ及びキャパシタＣを用いたＲＣアクティブフィルタで構成され、Ｓ_ＩＦから目的受信信号を抽出する。抵抗Ｒは、クロック信号Ｓ_ＣＬによって駆動されるスイッチトキャパシタからなる等価抵抗により構成される。Ｓ_ＣＬを生成するフィルタ制御クロック生成回路７２は、Ｓ_ＣＬの周波数ｆ_ＣＬを、目的受信信号が属するバンドに応じて切り換えることができる。ＩＦＢＰＦ６０の通過帯域は、クロック周波数ｆ_ＣＬによる抵抗Ｒの等価抵抗値の切り換えにより、受信バンドに対応して変更できる。 （もっと読む）

【課題】フォトＭＯＳリレーのリーク電流を減少させ、また、ノイズが混入し難く、かつ、消費電力を低減できる多分岐信号出力装置を提供する。
【解決手段】経路選択部４０の先端に第１のスイッチ部４１を、第１のスイッチ部４１と共通電位点の間に第２のスイッチ部４２を設け、スイッチ部内のスイッチ両端の電位が等しくなるように、選択的に信号と同じ電圧を印加する。また、信号が入力されるブロックのガードの電位を経路選択部４０のガード電位にし、信号が入力されないブロックのガードの電位を固定電位とすると共に、信号が入力されないブロックに接続される線路の一部を、経路選択部４０のガード電位とする。 （もっと読む）

【課題】時定数が比較的短い高速なフィルタ回路について、トリミングを容易に行うことができるトリミング方法を提供する。
【解決手段】フィルタ回路４の出力端子に、パルス信号の出力状態が変化したことを検出すると、アクティブとなる検出信号を出力し続けるように構成されるパルス検出回路１１を配置する。そして、フィルタ回路４の時定数を一定方向に漸次変化させながら、所定パルス幅のパルス信号を入力した場合、パルス検出回１１路が検出信号を出力した時点に、フィルタ回路４に設定した時定数でトリミングを完了する。 （もっと読む）

【課題】 内蔵フィルタの周波数特性の不所望な変化を軽減すること。
【解決手段】 半導体集積回路は校正回路２００を具備して、内蔵容量７０：１５１は、複数の容量およびスイッチを有する。Ｖ・Ｉ変換器２０、３０は基準電圧を電流に変換して、電流に応答する時間積分器４０、５０は容量７０の充電または放電の時間積分を実行して、電圧比較器８０は基準電圧と内蔵容量７０の端子電圧とを比較する。校正動作の間に複数回の時間積分と複数回の電圧比較が順次に実行されて、順次に生成される複数回の電圧比較の結果はラッチ９０に順次に格納される。校正動作の完了時点のラッチの格納結果に従って、内蔵容量７０：１５１の複数のスイッチの各オン・オフ制御と内蔵フィルタ１５０の周波数特性とが決定される。Ｖ・Ｉ変換器は、スイッチ素子ＳＷ0を含む。内蔵容量７０：１５１の複数のスイッチとＶ・Ｉ変換器のスイッチ素子は、ＭＯＳトランジスタである。 （もっと読む）

【課題】低損失化を図ることができるとともに、小形化を図ることができる移相回路を得る。
【解決手段】第１の入出力端子１ａと、第２の入出力端子１ｂと、第１の入出力端子１ａと第２の入出力端子１ｂの間に接続された第１のスイッチング素子２ａと、第１の入出力端子１ａに一端が接続された第１のキャパシタ３ａと、第２の入出力端子１ｂに一端が接続された第２のキャパシタ３ｂと、第１及び第２のキャパシタ３ａ、３ｂの他端とグランド４の間に接続された第２のスイッチング素子２ｂとを設けた。 （もっと読む）

【課題】入力信号の周波数に依存せずに入力信号に対して所定の位相差を有する出力信号を生成する。
【解決手段】ＶＤＤから定電流を供給する定電流回路２０１ａと、入力電流に対してｎ倍の出力電流を流すカレントミラー回路２０４ａ、２０５ａと、矩形波の入力信号１Ａａの論理レベルによって定電流回路に流れる電流をカレントミラー回路に流すか、出力端子1Ｂａに流すか切り替えるスイッチ回路２０２ａ、２０３ａとを備えた波形生成回路１０２ａにより、立ち上がり勾配１に対してｎ倍の立ち下がり勾配波形を有する三角波を生成する。これと反転信号１Ａｂを入力した波形生成回路１０２ｂにより生成した三角波の電圧をコンパレータ１０３で比較し出力信号を生成する。入力信号のデューティー比が５０％である場合には、１／（２＋２ｎ）周期遅延した出力信号が得られる。 （もっと読む）