【課題】タイミングジッタをより低く抑えて安定したクロックパルスを得る。
【解決手段】水平・垂直同期分離回路１０から分離出力された水平及び垂直同期信号に基づき、Ｖブランキング期間中の水平位相変動の比較的大きな期間である連続した５Ｈの水平同期期間においては、各水平同期期間に対応して発生させるサンプリングパルス信号をマスク処理し、このマスク処理されたサンプリングパルス信号に基づいてＶＣＯ発振回路５０の発振周波数を電圧制御するようにした。 （もっと読む）

【課題】フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。
【解決手段】サンプリングクロック信号はサンプリング１４に対して、前もってデジタル的に調節可能な位相変位１２へ露呈され、「補助サンプリングクロック信号」ＣＫ＜１：８＞が発生する。サンプリング１４は位相検知信号ＰＤ ＯＵＴの第一のより上位のデジタルコンポーネントＯＵＴ１＜９：０＞を送給する。この第一のデジタルコンポーネントＯＵＴ１＜９：０＞の評価に基づいて、位相変位１２が行われ且つ位相検知信号ＰＤ ＯＵＴの第二デジタルコンポーネントＯＵＴ２＜１２：０＞が発生される。補助サンプリングクロック信号ＣＫ＜１：８＞は段階的に調節可能であり、それは各場合においてサンプリングクロック信号ＣＫの１周期よりも小さい。 （もっと読む）

【課題】より正確にクロック信号およびデータを復元することができるクロックデータ復元装置を提供する。
【解決手段】クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。 （もっと読む）

【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。
【解決手段】位相補正データ生成部４のＡ／Ｄ変換器４１は、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換する。プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。補正量算出部４０は、データ間引き部４３からのビート信号４３ａの電圧値に基づいて、位相ドリフト量Δθ_{ｄｒｉｆｔ}を算出する。その位相ドリフト量Δθ_{ｄｒｉｆｔ}に基づいて標準信号１００ａの位相補正を行う。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。
【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。 （もっと読む）

【課題】ディジタル信号処理回路によってＰＬＬや周波数シンセサイザ等を構成するディジタル処理装置のノイズ低減を確実、容易にする。
【解決手段】ＰＬＬの位相比較演算を行うディジタル処理デバイス１１５をディジタル信号処理回路１１５Ａ〜１１５Ｃで構成する周波数シンセサイザにおいて、ノイズ低減部１１５Ｄは、多数の論理回路要素がほぼ同時にオン／オフ動作するディジタルローパスフィルタ１１５Ｂと同等のオン／オフ動作になる回路構成にし、かつフィルタ１１５Ｂのオン／オフ動作と逆のオン／オフ動作させることでノイズを低減する。 （もっと読む）

【課題】新規な原理により、広帯域に亘って細かく周波数を設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供すること。
【解決手段】電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルを作成し、電圧制御発振部の出力周波数が設定値になったときのベクトルの周波数を予め計算しておいて、電圧制御発振部を駆動したときにベクトルの周波数と前記計算された周波数との差分に相当する電圧信号を電圧制御発振部にフィードバックして、その差分がゼロになるようにＰＬＬを形成する。従ってＰＬＬがロックされたときに電圧制御発振部の出力周波数が設定周波数に調整される。またＰＬＬのロック後に両者の開きが大きくなった後は設定値を積分回路部により積分して制御電圧に加える。 （もっと読む）

【課題】ループフィルタの出力を上限値、下限値と比較して、ＰＬＬ回路がロックしているかどうかを判定するロック判定回路の上限値、下限値が固定されているので、入力信号の周波数のずれや部品特性のばらつきによっては、キャプチャーレンジがこの上下限値から外れてロックしなくなるという課題を解決する。
【解決手段】ロックしたときのループフィルタの出力の上限値と下限値を上限値／下限値検出回路で検出して保持し、この保持した上下限値をリミット回路に入力し、このリミット回路でループフィルタの出力を前記上下限値の間の値に規制するようにした。ループフィルタの出力電圧が常にキャプチャーレンジ内に規制されるので、入力信号の周波数のずれや部品特性のばらつきに関わらず、確実にロックさせることができる。 （もっと読む）

【課題】外部からの基準周波数信号に電圧制御発振部からの周波数信号を同期させて出力するＰＬＬ装置において、外部からの基準信号に不具合が生じても周波数の変動が抑えられるようにすること。
【解決手段】外部からの基準周波数信号の信号レベルを監視し、その信号レベルが設定範囲内であるときには、位相差データ作成手段により作成された位相差に関するデータを用いてＰＬＬ制御を行うが、前記信号レベルが設定外れたときには、信号の供給が停止あるいは異常が起きたものと認識して記憶部に記憶されている位相差に関するデータ、例えば蓄積している最新のデータあるいは予め作成しておいたデータに切り替えてＰＬＬ制御を行う。 （もっと読む）

【課題】極めて高い周波数安定度が得られるＰＬＬ装置を提供すること
【解決手段】恒温槽付き水晶発振器（ＯＣＸＯ）から４０ＭＨｚの矩形波である周波数信号によりＡ／Ｄ（アナログ／ディジタル）変換部により標準信号をサンプリングし、そのディジタル信号を直交変換部により直交変換処理し、標準信号とＯＣＸＯからの周波数信号との位相差に相当する位相のベクトルを複素表示したときの実数部分（Ｉ）及び虚数部分（Ｑ）を取り出す。このベクトルの角速度を検出し、この角速度に対応する直流電圧をＰＷＭ制御部を介して生成し、ＯＣＸＯに供給する。 （もっと読む）

【課題】フルレートとハーフレートの両方に対応した位相比較器を得る。
【解決手段】データ信号の立ち下がりタイミングでクロック信号の振幅値を検出する第一の検出手段１と、データ信号の立ち上がりタイミングでクロック信号の振幅値を検出する第二の検出手段２と、第一の検出手段１がクロック信号の立ち上がり状態又は立ち下がり状態の振幅値を検出しているのかを識別して第一の識別結果を出力し、第二の検出手段２がクロック信号の立ち上がり状態又は立ち下がり状態の振幅値を検出しているのかを識別して第二の識別結果を出力するエッジ比較手段３と、第一の識別結果に応じて第一の検出手段１の出力の極性を反転する第一の極性反転手段４と、第二の識別結果に応じて第二の検出手段２の出力の極性を反転する第二の極性反転手段５と、データ信号の極性に応じて第一又は第二の極性反転手段４、５の出力値を選択して出力する信号選択手段６とを設けた。 （もっと読む）

【課題】入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供する。
【解決手段】位相差検出回路１は、外部から入力された第一の正弦波と正弦波生成回路５より出力する第二の正弦波との位相差を、ディジタル信号処理により算出する。その算出値に基づいて第二の正弦波の位相と周波数を調整するので、正弦波生成回路５は入力された第一の正弦波に周波数が等しく、かつ位相が同期した第二の正弦波を簡易に正確に出力することができる。 （もっと読む）

【課題】動作速度が速くて位相誤差の小さいクロック及びデータリカバリ回路を提供する。
【解決手段】クロック及びデータリカバリ回路はサンプラ、位相比較器、ループフィルタ及び位相補間器を含む。サンプラは復元クロック信号に応答してシリアルデータをサンプリングしてシリアルサンプリングパルスを生成する。位相比較器はシリアルサンプリングパルスから変換されたパラレルデータを用いて相対的に低速の複数の位相信号を生成する。複数の位相信号はループフィルタを通過した後、相対的に高速である一つの位相制御信号として生成される。位相補間器は位相制御信号に応答して基準クロック信号の位相を進めるか遅らせるようにすることで復元クロック信号を生成する。複数個の低速位相信号を用いて高速の位相制御信号を生成するので、クロック信号と受信データ信号との間に周波数差異が大きい場合にもフィルタ回路動作周波数を低速で保持しながら位相余裕が大きいクロック及びデータリカバリ回路を実現することができる。 （もっと読む）

振幅を有するアナログ信号（ＡＳ）を、当該アナログ信号（ＡＳ）が導出されるビット列を表すデジタル信号（ＤＳ）に変換することができるビット検出装置が開示される。ビット検出装置は、量子化されたアナログ信号とクロック信号Ｃ_２との間の位相差を検出する位相検出器を有する。位相差は、ＡＤ変換器によってサンプリングされる。前記位相差が低周波信号であるので、ＡＤ変換器は、比較的遅いレートでサンプリングすることができる。サンプリングされた位相差は、位相信号ＰＨ_１を出力するデジタルＰＬＬに供給される。位相信号及び量子化されたアナログ信号は、前記デジタル信号（ＤＳ）を再現するために用いられる。本発明は、前記ビット判断ユニットが更に、−クロック信号Ｃ_ＳＨ２を用いて前記出力信号Ｓ_１をサンプリングすることができる少なくとも１つの追加のサンプル及び保持ユニットＳＨ_２であって、前記クロック信号Ｃ_ＳＨ２の周波数はクロック信号Ｃ_ＳＨ１の周波数に等しく、前記クロック信号Ｃ_ＳＨ２の位相は、前記クロック信号Ｃ_ＳＨ１の位相とは大幅に異なる、サンプル及び保持ユニットＳＨ_２と、−前記のサンプル及び保持ユニットＳＨ_１又はＳＨ_２のサンプルを出力するための出力ユニットであって、前記位相信号ＰＨ_１が前記位相差ΔＰ_１は第１の領域にあることを示すときには前記サンプル及び保持ユニットＳＨ_１のサンプルが出力され、前記位相信号ＰＨ_１が前記位相差ΔＰ_１は第２の領域にあることを示すときには前記追加のサンプリング及び保持ユニットＳＨ_２のサンプルが出力される、出力ユニットとを有することにより特徴付けられる。これは、位相ジッタがある場合に発生するビットエラーの変更が低減されるという利点を有する。
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ディレイ ロックド ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）もしくはフェーズ ロックド ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）用の方法と回路が開示されている。かかる方法と回路は、処理、電圧、または温度の変化に関係なく、高周波数におけるループの安定性を改善し、また最大のトラッキング帯域幅を実現できる。技術の中心となるものは、クロック信号（１／ｔＣＫ）である高い周波数においてではなくループ自身の固有の帯域幅（１／ｔＬｏｏｐ）に近い低い周波数においてループを効率的に動作させることである。そのようにするために、一実施例において、ループ遅延、すなわちｔＬｏｏｐ，が、ループの動作前に計測されるか、あるいは予測される。続いて、位相検出器が、ループ周波数１／ｔＬｏｏｐに近い周波数でイネーブルされる。簡単に言えば、位相検出器は、無用な遅延時間中は実働しないようにされており、その結果、ループが過剰反応したり、不安定になることを防ぐことができる。 （もっと読む）

【課題】 ローカル信号の漏れ成分が位相周波数比較器に入力された場合であっても、スプリアスを発生させないようにする。
【解決手段】 サンプラ１２に入力されるローカル信号Ｌを分周器２１で分周して位相周波数比較器１４に入力する構成とし、且つ、分周器２１の分周比をＮ、低域通過フィルタ１６の帯域の上限をｆ_Ａとして、
ｆ_Ｌ／Ｎ＞ｆ_Ａ
ｆ_Ｏ＝ｆ_Ｌ（Ｋ＋１／Ｎ）またはｆ_Ｏ＝ｆ_Ｌ（Ｋ−１／Ｎ）
を満たす分周比Ｎと周波数ｆ_Ｌとを求め、分周器２１およびローカル信号発生器１３にそれぞれ指定して、ＶＣＯ１１の出力信号の周波数を所望出力周波数ｆ_Ｏにロックさせる。 （もっと読む）

【課題】
本発明は適切な初期位相誤差を算出することにより短時間で位相を同期できるようにする。
【解決手段】
本発明は、入力信号ｘｋの位相を複数通りに変化させたシフトパターンｉの位相変化信号θｉ（ｋ）を生成するインターポレータ１０と、各シフトパターンｉにおける位相誤差Δτｉ′（ｋ）をそれぞれ検出する位相誤差検出器７０ｓｉと、各シフトパターンｉにおける複数の位相誤差Δτｉ′（ｋ）を基に平均値ＡＶｉと標準偏差σｉとをそれぞれ算出する平均算出器７１ｓｉ及び標準偏差算出器７２ｓｉと、位相誤差Δτｉ′（ｋ）の標準偏差σｉが最小となるシフトパターンｉにおける平均値ＡＶｉを基に初期サンプリング位相μｚｐｒを算出する初期位相算出器７５と、当該初期サンプリング位相μｚｐｒに応じて現位相を目標位相に近づけるインターポレータ１０とを設けるようにした。 （もっと読む）

【課題】 環境変化の影響を受けることなく、再生されたデジタルデータに位相同期したクロックを得る。
【解決手段】 記録媒体から情報信号を再生する再生手段と、前記再生手段から出力された再生信号をクロックに応じてサンプリングし、１サンプル複数ビットのデジタル信号に変換する変換手段と、前記変換手段から出力されたデジタル信号に対してパーシャルレスポンス（１、１）の処理を施し、その結果を２値判定して得られる連続した２サンプルのデータからなる２ビットのデータ中の特定のパターンを検出するパターン検出手段と、前記パターン検出手段の検出結果に応じて前記変換手段から出力されたデジタル信号を抽出し、前記再生信号と前記クロックとの位相差を示す信号として出力する抽出手段と、前記抽出手段の出力に応じて前記クロックを出力するクロック発生手段とを備える。 （もっと読む）

【課題】 伝送信号のＳ／Ｎ比が低い場合であっても正確にビット判定を行うことができて、ビット誤りを低減可能な位相比較器、ＰＬＬ回路、ＦＬＬ回路、ビット同期回路、受信装置を提供する。
【解決手段】 位相比較器９は、積分器１〜３と、積分器１の出力と積分器２の出力との差を出力する加算器４と、積分器１の出力と積分器２の出力との和を出力する加算器５と、加算器４の出力の極性から各ビットを判定し、ビット判定結果を復調データＳｄとして出力するビット判定器６と、加算器５の出力の１／２（半値）と積分器３の出力との差を出力する加算器７と、加算器７の出力にビット判定器６の出力を乗じて位相誤差信号Ｓｐとして出力する乗算器８とから構成される。積分器１〜３は、前半積分区間信号Ｓａ、後半積分区間信号Ｓｂ、中間積分区間信号ＳｃがＨレベルのときのみ積分動作を各々行う。 （もっと読む）