【課題】地上デジタル放送の中継装置のローカル信号発生源として好適な広帯域高周波発振回路を提供する。
【解決手段】第１のＰＬＬループ１０のＤＤＳ回路１６は、基準信号より高い周波数で発振する電圧制御水晶発振回路１３の出力信号をシステムクロックとして基準信号と同一の周波数の信号Ｆc1を生成する。位相比較器１１は、信号Ｆc1と基準信号とを位相比較して電圧制御水晶発振回路１３を制御し参照信号Ｆrefを生成する。第２のＰＬＬループ２０の電圧制御発振回路２３ａ〜２３ｃは、切換回路２４により選択され、参照信号Ｆrefによりローカル信号を生成する。ＤＤＳ回路２６は、ローカル信号を２分周し、システムクロックとして参照信号Ｆrefと同一周波数の信号Ｆc2を生成する。位相比較器２１は、信号Ｆc2と参照信号Ｆrefを位相比較し、上記選択された電圧制御発振回路を周波数制御する。 （もっと読む）

【課題】ウォブル信号に同期して生成される記録クロックの周波数安定化を簡素な構成で実現することができる情報記録再生装置を提供する。
【解決手段】本発明に係る情報記録再生装置は、光ディスクに記録クロックを用いてデータを記録する情報記録再生装置において、光ディスクの再生信号から抽出されるウォブル信号によるフェーズロック制御に基づいて周波数制御され、記録クロックの発振源となるＶＣＯと、ＶＣＯの周波数変動量を検出する周波数変動検出部と、を備え、ＶＣＯは、フェーズロック制御に基づく周波数制御に加えて、周波数変動検出部にて検出される周波数変動量に基づいて周波数制御される、ことを特徴とする。 （もっと読む）

【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを測定可能とするＳＥＲＤＥＳ回路の提供。
【解決手段】シリアルデータサンプリング回路(101)と、クロックとデータの位相関係を検出する位相比較器(102)と、位相比較結果（ＵＰ／ＤＯＷＮ）に基づき位相制御信号を出力する位相制御器(103)と、互いに異なる位相の複数のクロック信号よりなる多相クロックを受け、位相制御信号に基づき位相を補間したクロック信号をデータサンプリング回路(101)に供給する位相補間器(104)とがループを構成する。この位相制御器(103)は、位相制御信号とは別の位相制御信号Ａを生成して別の位相補間器(105)に供給し、多相クロックを受け位相制御信号Ａに対応して補間したクロック信号に基づき入力データをサンプルする別のデータサンプリング回路(106)を備え、好ましくは、データをサンプルするための閾値レベルが可変に設定される。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）

【課題】直列接続されたＰＬＬ回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制する。
【解決手段】直列接続された二つのＰＬＬ回路（１０Ａ，２０）からなるＰＬＬ回路において、前段のＰＬＬ回路（１０Ａ）は、出力クロック信号を生成する電圧制御発振器（１０４）、及び電圧制御発振器（１０４）に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路（１０６）を備えている。後段のＰＬＬ回路（２０）は、前段のＰＬＬ回路（１０Ａ）から出力された検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作する。 （もっと読む）

【課題】非常に広範囲な周波数にわたり動作し得るＦＰＧＡトランシーバを提供すること。
【解決手段】ＦＰＧＡは、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。ＰＬＬ回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。広い周波数範囲にわたり満足のいく動作のために、複数のＰＬＬ回路が備えられる。これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。 （もっと読む）

フィルタ内のオンチップ部品サイズを低減するデュアルチャージポンプおよび対応する二重信号経路を有し、低減されたループフィルタ部品を備えた位相ロックループ（ＰＬＬ）。二重経路は、電圧制御発振器内のデュアルバラクタを介して有利に結合され、ループフィルタ部品をさらに低減する。ＰＬＬは、二重経路構成を加算するために通常用いられる回路によってもたらされるノイズの欠点をなくす。
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【課題】位相の変化に迅速に追従しつつ、クロックスリップが起こり難い（安定した）クロック信号を再生するクロック信号発生装置等を提供することである。
【解決手段】位相比較器１Ａは、データ信号と、デジタルＶＣＯ１Ｃの再生クロック信号を基準としたデータ信号の位相の遅れ及び進みを検出する。ランダムウォークフィルタ１Ｂは、この遅れ進みの回数差を計測して、回数差の絶対値が所定値に達すると、差を打ち消す方向に再生クロック信号の位相を変化させるようデジタルＶＣＯ１Ｃを制御し、計測結果をリセットして計測を再開する。再生位相比較器３は、デジタルＶＣＯ１Ｃ及び２Ｃの各再生クロック信号の位相差を検出してランダムウォークフィルタ１Ｂに通知する。ランダムウォークフィルタ１Ｂは、通知された位相差が所定量に達している間は、計測結果のリセットやデジタルＶＣＯ１Ｃの再生クロック信号の位相の変更を行わない。 （もっと読む）

【課題】第１の位相比較器（ＰＣ１）及び第１の制御可能な発振器（ＶＣＯ１）を有する第１のＰＬＬ回路（ＰＬＬ１）と、第２の位相比較器（ＰＣ２）及び第２の制御可能な発振器（ＶＣＯ２）を有する第２のＰＬＬ回路（ＰＬＬ２）とが設けられた電子回路において、入力信号（ＩＮ）が、第１のＰＬＬ回路（ＰＬＬ１）の入力端に供給される形式のものを改良して、入力信号にロックすることを可能にし、低いジッタを伴う出力クロック信号を形成し、同時に大きいロックレンジを示す回路を形成する。
【解決手段】入力信号（ＩＮ）又は第１のＰＬＬ回路（ＰＬＬ１）の出力信号が、選択的に第２のＰＬＬ回路（ＰＬＬ２）の入力端に供給され、該第２のＰＬＬ回路（ＰＬＬ２）の出力が、回路の唯一の出力であるようにした。 （もっと読む）

【課題】チャンネル周波数が整数と分数との和で表現される複雑な周波数に適合可能なＰＬＬ周波数シンセサイザを提供することを目的とする。
【解決手段】マルチループ構成を持つＰＬＬ周波数シンセサイザであって、出力周波数の整数部分の比較周波数を設定するメインループ１０と、出力周波数の分数部分の比較周波数を設定するサブループ１５とを備え、メインループ１０で設定された出力周波数の整数部分とサブループ１５で設定された出力周波数の分数部分との和となる周波数を出力周波数として出力することにより上記課題を解決する。 （もっと読む）

【課題】現用系装置及び待機系装置の安定動作が可能な無線通信装置及び無線エントランスシステムを提供する。
【解決手段】送信用現用系装置１０２ａの第１ＰＬＬ部１６４ａでは、ＰＬＬ回路１６２ａとＰＬＬ回路８ａとが縦属接続され、一方で、送信用待機系装置１０２ｂの第２ＰＬＬ部１６４ｂでは、ＰＬＬ回路１６２ｂとＰＬＬ回路８ｂとが縦属接続されている。第１又は第２基準発振器１４ａ、１４ｂから第１及び第２スイッチ１６ａ、１６ｂを介して第１及び第２ＰＬＬ部１６４ａ、１６４ｂに第１又は第２基準発振信号を出力すると、該第１及び第２ＰＬＬ部１６４ａ、１６４ｂは、入力された前記第１又は第２基準発振信号との周波数同期が取れた第１及び第２ローカル信号を出力する。 （もっと読む）

【課題】多相出力発振回路を備える位相遅延回路は、その多相出力発振回路の位相ジッタが遅延回路の遅延時間に影響が及ぶ。
【解決手段】遅延ロックループ回路は、第１の遅延ロックループ回路と、第２の遅延ロックループ回路と、入力信号遅延回路とを具備し、入力信号遅延回路は、入力信号に遅延を与えて出力する。第１の遅延ロックループ回路は、基準クロックに同期し、基準クロックを遅延させて複数の位相信号を出力する第１の遅延線回路を備える。第２の遅延ロックループ回路は、基準クロックを入力し、複数の位相信号に基づいて生成される目標位相信号に同期するように遅延量が制御される第２の遅延線回路と、遅延量が固定されている第１の固定遅延回路とを備える。入力信号遅延回路は、第２の遅延線回路の遅延量に等しい遅延量に制御され、入力信号に遅延を与えて出力する第３の遅延線回路を備える。 （もっと読む）

【課題】外部制御信号によってＰＬＬ回路の周波数を変更したときの過渡応答時間の短縮が可能なＰＬＬ過渡応答制御システムを提供する。
【解決手段】２系統のＰＬＬ回路を備え、一方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が高くなる電圧制御発振器ＶＣＯ１が使用され、かつ、他方のＰＬＬ回路には制御電圧が高くなるほど発振周波数が低くなる電圧制御発振器ＶＣＯ２が使用され、一方の電圧制御発振器ＶＣＯ１への帰還電圧が他方の電圧制御発振器ＶＣＯ２への帰還電圧に加えられ、２つの電圧制御発振器ＶＣＯ１，ＶＣＯ２の出力信号がミキサー１３で合成されることにより、２つのＰＬＬ回路の過渡応答が相殺されてミキサー１３の出力信号の過渡応答が速くなる。 （もっと読む）

【課題】 従来のデューティ検知回路においては、デューティずれを精確に電位差に反映できないという問題がある。またクロックの分周及び逓倍が行われる２分周ＤＬＬ回路のデューティ検知回路においては、連続サイクルでのデューティの検知が出来ないという問題がある。
【解決手段】 クロックの一方のレベル検知を半サイクル遅延させ、デューティ検知を２サイクルに１回とする。遅延期間に共通接点の電位を初期設定値とすることで、精確なデューティが検知できる。２分周方式のＤＬＬ回路には偶数、奇数のサイクル別にデューティ検知回路を備え、偶数、奇数のサイクルに対しそれぞれのデューティを検知する。これらの構成とすることでクロックに精確にタイミング調整できるＤＬＬ回路及び半導体装置が得られる。 （もっと読む）

【課題】マグネトロンのマイクロ波の周波数／位相を安定化し又は制御し、これと同時にマグネトロンのマイクロ波の振幅を安定化し又は制御することができるマイクロ波発生装置を提供する。
【解決手段】位相又は振幅比較器５は、マイクロ波と基準信号とを周波数／位相と振幅のうちの一方について比較し、比較の結果に応じて、マイクロ波の周波数／位相と振幅のうちの一方が基準信号のものに一致するように、アノード電流を変化させる。これによって、マイクロ波の周波数／位相と振幅のうちのいずれか一方は、電場の制御により安定化される。これと平行して、マグネトロン１の図示しない磁石に巻かれた図示しないコイルの電流を手動によって変化させることによって、マイクロ波の周波数／位相と振幅のうちの他方は、磁場の制御により安定化される。 （もっと読む）

【課題】ＬＣ発振回路で構成されるランプ励振器の発振回路は温度変化等に対する周波数変化率が極めて大きく、その信号成分がランプ励振器の回路構成部品を搭載したプリント基板上のパターンを経由して周波数制御部の他の回路に入り込み、ルビジウム原子発振器としての特性を劣化させる。
【解決手段】キャビティ１６の受信アンテナ１５で取り出したマイクロ波帯の信号より、ローパスフィルタ４２ａによってその遮断周波数以下のビート周波数信号を検出して低周波増幅器４２ｂによって増幅し、その出力信号を整流回路４２ｃで直流化して直流増幅回路４２ｄにて増幅する。この出力をレベル比較回路４２ｅにおいて基準レベルVrefと比較し、大きい場合レベル比較回路４２ｅより所定の直流電力を制御電圧切換回路４３の励磁コイルＬに印加して、切換器ＳＷを動作させ、該切換器ＳＷの常時開回路端子NOを介して制御電圧Ｖ２を可変容量ダイオードＤ１に印加する。 （もっと読む）

【課題】遅延固定ループでコース遅延時間とファイン遅延時間とを別に制御して、高周波数動作を行うと共に、ジッタを低減できる遅延固定ループを提供すること。
【解決手段】プリ遅延ラインとポスト遅延ラインとを直列に接続して、各々のコース遅延を有し、立ち上がりクロックと立下りクロックとの位相比較により、遅延ラインの動作を制御する遅延ライン制御部を備え、デューティーサイクル補正動作の開始時、２つのファイン遅延の動作タイミングを異なるように制御し、プリ遅延ラインの補正に関する情報をポスト遅延ラインに出力して、ポスト遅延ラインで２回の遅延補正が可能なようにすることによって、デューティー補正速度を向上させることができるようにする。 （もっと読む）

【課題】周波数変換器の位相バランス等を改善できるパルス発生器を提供する。
【解決手段】このパルス発生器は、発振器3と、第１の群13のいくつの遅延要素がパルス発生器のＩＦクロックを遅延させるために直列に接続されるかを選択する選択器を備える。ＩＦクロックを入力に受ける同様の遅延要素26が直列に接続されて、第２の群が形成される。測定回路27が、第２の群によって与えられる遅延を繰り返し測定して、パルスの幅IPDが遅延時間に等しい出力パルスIPを出力する。基準パルス発生器29,30が、ＩＦクロックの周期の分数に等しい持続時間をもつ一連の基準パルスRPを生成する。チャージポンプ／インテグレータ28が、測定パルスと基準パルスを比較して、エラー信号を生成し、このエラー信号が、総ての遅延要素のタイミング遅延制御入力にフィードバックされて、測定パルスと基準パルスの幅が等しくされる。 （もっと読む）

【課題】高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供すること。
【解決手段】基準周波数を発生させるクロック発振部と、基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器、位相差に対応して発振周波数を発生させる電圧制御発振器と、入力周波数と発振周波数に対応して出力周波数を出力する周波数変換器を含む周波数合成部と、出力周波数を設定周波数と比較して誤差を検出する誤差検出器、誤差を積分する積分器と、積分器の積分値に対応する制御信号を計算する演算器を含む復調部とを含み、制御信号に応じて第１分周比及び第２分周比を変更して誤差を補正することを特徴とする。 （もっと読む）

【課題】安定性の高いバンバンＣＤＲループを提供すること。
【解決手段】本発明によるクロックデータリカバリループ（３０）は、非線形（例えば、バンバン）位相検出器（３１１）、チャージポンプ（３１）、ＲＣループフィルタ（３２）、および、信号生成器（例えば、電圧制御発振器（ＶＣＯ）（３３））を含む。データ速度が遅いときは、ループ（３０）はチャージポンプ（３１）と、安定な二次挙動を示すループフィルタ（３２）とともに、動作され得る。このとき、ループフィルタ（３２）の抵抗器Ｒは比例経路として機能する。また、別途の比例経路（３１２）も提供され、ＶＣＯ（３３）の制御入力に位相検出器（３１１）の出力を直接提供する。その間、ループフィルタ（３２）の抵抗器Ｒもバイパスされる。データ速度の増加が、三次の影響を生じさせるとき、別途の比例経路（３１２）が二次挙動を維持するように活性化され得る。 （もっと読む）