位相ロックループ（ＰＬＬ）デバイスは、アナログ位相ロックループおよびハイブリッドアナログ−デジタル位相ロックループ内で構成可能である。アナログモードでは、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）はアナログループを形成するために接続される。デジタルモードでは、少なくとも前記位相検出器、前記電圧制御発振器（ＶＣＯ）、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタおよびデジタル−アナログコンバータ（ＤＡＣ）は前記ハイブリッドデジタル−アナログループを形成するために接続される。
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【課題】高速かつ確実に低雑音特性を得ることができるＰＬＬ回路を得ることを目的とする。
【解決手段】相互に異なる移相量ＰＳ１_４，ＰＳ２_４，ＰＳ３_４がそれぞれ設定されており、Ｎ分周された発振信号の位相を設定されている移相量だけ変える移相器４−１〜４−３と、移相量の差分の関係が移相器４−１〜４−３のそれぞれに設定されている移相量の差分の関係と一致する条件の下で、相互に異なる移相量ＰＳ１_５，ＰＳ２_５，ＰＳ３_５がそれぞれ設定されており、Ｒ分周された基準信号Ｒｅｆの位相を設定されている移相量だけ変える移相器５−１〜５−３とを設ける。 （もっと読む）

【課題】制御電圧入力端子の個数を減少させることができる新規な可変インダクタならびにその新規な可変インダクタを備える電圧制御発振器、複合型ＰＬＬ回路、フィルタ回路および増幅回路を提供する。
【解決手段】本発明の可変インダクタ５においては、複数のインダクタンス素子６１、６２、６３、６４におけるそれぞれの接続点とグランド１０との間にそれぞれ接続された複数のスイッチダイオード７Ａ、７Ｂ、７Ｃのそれぞれの一端側に対して、複数の定電圧入力端子８Ａ、８Ｂ、８Ｃを介して、互いに異なる定電圧がそれぞれ供給されている。また、本実施形態の可変インダクタ５においては、複数のスイッチダイオード７Ａ、７Ｂ、７Ｃにおけるそれぞれの他端側に対して、１個の制御電圧入力端子９を介して、制御電圧が供給されている。 （もっと読む）

【課題】入力信号の周波数が変化するようなモータの駆動制御において、ステップ入力などのように入力信号の位相が急激に変化した場合でも、オーバーシュートやスリップによる振動などの過渡的な振動の発生を抑制することができる多重ＰＬＬ回路の構成を得る。
【解決手段】第２ＰＬＬ２１の第２位相比較回路２４によって検出される位相差が所定範囲外である場合には、ループ加算器２６を介さずに、第１ＰＬＬ１１を用いて第２ＰＬＬ２１のモータ部２２を制御する一方、上記位相差が所定範囲内である場合には、上記ループ加算器２６を介して上記第１ＰＬＬ１１と上記第２ＰＬＬ２１とを接続して多重ＰＬＬ回路を構成するように、信号経路切換部３３によって、該第１及び第２ＰＬＬ１１，１２の信号経路を切り換える。 （もっと読む）

【課題】ループ内の無駄時間を補償し、所望の特性を取得可能なＰＬＬ回路を提供する。
【解決手段】メインパス１１０は、入力段に配置され、入力信号と実信号との位相検出を行うフェーズディテクタ１１１と、フェーズディテクタの出力側に配置され、ループの応答特性を決めるためのループフィルタ１１３と、ループフィルタの出力信号に応じた周波数で発振し、発振信号を実信号としてメイン帰還パスに出力する制御発振器１１４と、を含み、ローカル帰還パス１３０は、ループフィルタの出力が入力され、制御発振器のレプリカとして機能するレプリカ部１３１と、レプリカ部の出力を一巡無駄時間分遅延させる遅延部１３２と、遅延部の入力信号と出力信号の差分を得る第１の減算器１３３と、第１の減算部の出力信号からループフィルタ中の内部信号を定数倍した信号を減算し、ループフィルタの入力側に出力する第２の減算器１３６と、を含む。 （もっと読む）

【課題】入力信号の周波数が変化するようなモータの駆動制御に対して、多重ＰＬＬ回路を適用可能な回路構成を得る。
【解決手段】発振信号を出力する発振器１２及び該発振信号と入力信号との位相差に対応する信号を出力する第１位相比較回路１４を有する第１ＰＬＬ１１と、入力に応じて回転制御され且つ回転子の回転位置を信号出力するモータ部２２及び該モータ部２２からの出力信号と入力信号との位相差に対応する信号を出力する第２位相比較回路２４を有する第２ＰＬＬ２１と、上記第１ＰＬＬ１１及び第２ＰＬＬ２１が上記入力信号の入力側に対して互いに並列に接続されるように、互いの位相比較回路１４，２４の出力同士を加算する加算器２６と、を備える。上記第１ＰＬＬ１１の発振器１２の入力側及び上記第２ＰＬＬ２１のモータ部２２の入力側には、それぞれ、ループフィルタ１５，２５を設ける。 （もっと読む）

無線デバイスによって受信された信号の搬送周波数とこのデバイスにとってローカルな基準信号との間の周波数誤差を修正するための方法および装置。ある幾つかの態様ではこのような方法は一般に、基準周波数を生成するＬＯと無線周波数（ＲＦ）位相ロックループ（ＰＬＬ）とディジタルローテータとを有する受信機において信号を受信することと、上記受信された信号の搬送周波数と上記ＬＯ基準周波数との間の周波数差を推定することと、上記推定された周波数差を上記ＲＦ ＰＬＬと上記ディジタルローテータとに適用することと、を含む。
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【課題】基準クロックが異常であるのか、電圧制御発振器が異常であるのか故障原因を特定することが可能なクロック供給システムを提供する。
【解決手段】現用系のシステム２００のＶＣＸＯ２０３の制御値Ｘがα＜Ｘ＜βにあるかを監視し、その範囲から外れた時に異常を検出する。この異常検出時にＶＣＸＯ２０３の制御値を予め決められた制御値γに設定し、現用系のシステムで運用する。また、この運用状態で予備系のシステム２１０のＶＣＸＯ２１３の制御値X’がα’＜X’＜β’にあるかを判定し、その範囲内にある場合には基準クロック２ａの異常と判定し、現用系のまま運用する。一方、その範囲内から外れている場合には現用系のＶＣＸＯ２０３が異常と判定し、予備系のシステムに切り替えを行う。 （もっと読む）

【課題】ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】再生クロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第１〜第２の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃを入力する端子と、周波数制御信号Ａと回路間ばらつき調整信号Ｃを加算する加算器とを備え、第１〜第２の発振回路はそれぞれ１つの制御端子を備え、第２の発振回路の制御端子に周波数制御信号Ａを入力し、第１の発振回路の制御端子に加算器の出力信号を入力する構成とする。 （もっと読む）

【課題】受信機特性の固体差や時間変動に応じて適切なループゲインを設定することができるようにする。
【解決手段】周波数・位相同期回路においては、主PLL回路３１−１によって同期検波を継続しながら、副PLL回路３１−２によって、ループゲインを順次変化させて制御誤差値の計測が行われる。２系統のPLL回路である主PLL回路３１−１と副PLL回路３１−２は、同じ特性を有する部材を用い、同じ回路構成を有するようにして作成された回路である。また、主PLL回路３１−１に設定しているループゲインよりも小さい制御誤差値を求めることができるループゲインが見つかる度に、主PLL回路３１−１のループゲインを副PLL回路３１−２のループゲインで置き換えていくことが行われる。本発明は、デジタルテレビジョン放送を受信するテレビジョン受像機、録画機器に適用することができる。 （もっと読む）

【課題】小型でＩＣ化が可能な位相同期発振器を実現すること。
【解決手段】 位相同期した複数の発振信号を得る位相同期発振器アレイにおいて、位相が１８０度異なる２つの信号を入力する第１入力端子と第２入力端子とを有したｎ個の第１差動増幅器から第ｎ差動増幅器と、１≦ｋ＜ｎの全ての自然数ｋに対して、第ｋ差動増幅器の第２入力端子と第ｋ＋１差動増幅器の第１入力端子との間の全て、及び、第ｎ差動増幅器の第２入力端子と第１差動増幅器の第１入力端子との間を、それぞれ、逆相で結合するｎ個のフィルタＦと、を設けたことを特徴とする位相同期発振器アレイ。フィルタＦは、一方の差動増幅器１の第２入力端子Ｂ１２と接地間に配設された第２インダクタＬ１２と、他方の差動増幅器２の第１入力端子Ｂ２１と接地間に配設された第１インダクタとＬ２１、一方の差動増幅器１の第２入力端子と他方の差動増幅器２の第１入力端子との間を接続する第３容量Ｃ１５と第３インダクタＬ２３との直列接続回路とを有する。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路４と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部６とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ４３と、これに並列接続可能で粗調整用コンデンサの１／ｎ容量を有し、粗調整時に所定数の微調整用コンデンサが１つの粗調整用として制御される複数の微調整用コンデンサ４４を備える。 （もっと読む）

【課題】特性が悪化する可能性があった。
【解決手段】本発明は、第１および第２のループフィルタを有するＰＬＬ回路であって、前記第１のループフィルタに出力される第１の電流信号を生成する第１の出力ドライバと、前記第２のループフィルタに出力される第２の電流信号を生成する第２の出力ドライバとを備える電流信号生成回路と、前記第１もしくは第２の出力ドライバのいずれを活性化するか選択する制御回路と、を有するＰＬＬ回路である。 （もっと読む）

【課題】シングル・イベント・アップセット（ＳＥＵｓ）により影響されにくいチャージポンプ回路を提供する。
【解決手段】第１のチャージポンプ出力を備えた第１のチャージポンプ３０と、第２のチャージポンプ出力を備えた第２のチャージポンプ３２と、前記第１のチャージポンプ出力及び前記第２のチャージポンプ出力を入力するように受け取り、第１の一致信号を出力するように生成する第１の一致検出器３４と、第１の一致信号に基づいて、前記第１のチャージポンプ出力、または、前記第２のチャージポンプ出力のいずれかを選択するためのアナログ２：１マルチプレクサ３６とを有する。 （もっと読む）

【課題】簡素な回路構成で低消費電力の量子周波数標準器。
【解決手段】化学結合している原子核間のスピン−スピン相互作用によって複数に分裂したエネルギー準位を有する物質１１０を含む容器１２０と、容器１２０に磁場を与える磁場発生源ＭＧと、容器１２０に電磁波を照射する発振器１５０と、を含む核磁気共鳴部１００と、核磁気共鳴部１００から出力される共鳴信号ＲＳからエネルギー準位の核磁気共鳴周波数ｆ１を検出し第１検出信号ＳＤ１として出力する第１検出部２００と、共鳴信号ＲＳから隣り合うエネルギー準位間のエネルギー差であるスピン結合定数Ｊを検出し第２検出信号ＳＤ２として出力する第２検出部３００と、第１検出信号ＳＤ１と第２検出信号ＳＤ２に基づき核磁気共鳴部１００を駆動する駆動信号ＤＳを生成する駆動信号生成部４００と、を含み、第２検出部３００は、第２検出信号ＳＤ２に基づき標準周波数信号ＳＯを出力する。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】原理的に定常ジッタがなく、基準クロック信号のデューティ比にかかわらず高精度な遅延クロック信号を生成可能な遅延ロックドループ回路を実現する。
【解決手段】遅延素子（１０）は、基準クロック信号の立ち上がり（又は立ち下がり）から、ループフィルタ（４０）の出力に基づいた量だけ遅延して変化する遅延クロック信号を生成する。信号生成回路（２０）は、基準クロック信号の立ち上がり及び立ち下がり並びに遅延クロック信号の変化に応じて相補的に変化する二つの信号を生成する。チャージポンプ回路（３０）は、ループフィルタ（４０）に対して、これら二つの信号に従って、基準クロック信号の立ち上がり（又は立ち下がり）から遅延クロック信号の変化までの間プッシュ動作（又はプル動作）を、遅延クロック信号の変化から基準クロック信号の立ち下がり（又は立ち上がり）までの間プル動作（又はプッシュ動作）を行う。 （もっと読む）

【課題】クロック信号を安定的に生成するＰＬＬ回路及び発振装置を提供すること。
【解決手段】水晶発振回路１は、同水晶発振回路１に設けた駆動可変部の駆動能力をＰＬＬ回路５０ａのループフィルタ５９から出力される制御信号Ｓｌｆの電圧値に応じて制御する。 （もっと読む）

【課題】フラクショナルスプリアスの発生しない位相同期回路を提供する。
【解決手段】第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路において、第１の分数の分母と第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、最小公倍数と同じ信号数の多相信号が取り出し可能であって多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、多相信号の１つが出力信号として出力される制御発振器１２０と、出力信号と基準信号との間の周波数差及び位相差をデジタル信号に変換する変換部１１６と、デジタル信号に基づいて、基準信号の周期毎に、次の周期において基準信号と位相が一致する信号を多相信号から順次選択する信号選択部１４０とを具備する。 （もっと読む）