デジタルPLL回路及び半導体集積回路
【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルPLL回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路4と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部6とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ43と、これに並列接続可能で粗調整用コンデンサの1/n容量を有し、粗調整時に所定数の微調整用コンデンサが1つの粗調整用として制御される複数の微調整用コンデンサ44を備える。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路4と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部6とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ43と、これに並列接続可能で粗調整用コンデンサの1/n容量を有し、粗調整時に所定数の微調整用コンデンサが1つの粗調整用として制御される複数の微調整用コンデンサ44を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、PLL回路を構成する電圧制御発振器の発振周波数の調整を電圧制御発振器内のコンデンサの切り替えによって行うデジタルPLL回路及びこれを搭載した半導体集積回路に関するものである。
【背景技術】
【0002】
電圧制御発振器(以下、VCO)の共振回路に可変容量コンデンサとは別にチューニング用コンデンサを使用しVCOの発振周波数を事前に所望の周波数に近づけることによってPLL回路のロックアップタイムの短縮化や周波数調整の感度を低く抑えることを可能にする技術がある。
【0003】
このようなPLL回路では共振回路に多数のチューニング用コンデンサを用いて制御するため、コンデンサの数と同じ数の選択用スイッチが必要になる。これを解消するためにサイズ即ち容量の異なる二種類のコンデンサを使用し、2回に分けてそれぞれ制御することによって、制御するコンデンサ及び選択用スイッチの数を減らす方式がある。容量の大きいコンデンサでの制御を粗調整区間、容量の小さいコンデンサでの制御を微調整区間として通常は粗調整、微調整の順に制御を行なう。
【0004】
VCOの周波数可変範囲はチューニング用コンデンサの容量で決まり、周波数可変範囲を越えて制御しようとした場合にはサイクルスリップが発生し誤動作が起きる。一種類のコンデンサを用いた制御では実動作上は制御不可の周波数領域にしようとしたことに起因して起きるので問題はない。ただし、コンデンサを二種類用いて2段階制御する場合にはそれぞれのコンデンサに対してサイクルスリップが発生してしまう。微調整区間で起きるサイクルスリップについては制御不可能な周波数に設定したために起きるものなので問題はないが、微調整の前に行われる粗調整区間のサイクルスリップは次の微調整区間での制御に影響を及ぼすという問題がある。結果として、粗調整区間に発生するサイクルスリップはこれに起因して電圧制御発振器の周波数可変範囲を狭くする問題を生じる。
【0005】
なお、PLL回路におけるVCOの発振周波数の制御に関しては、例えば特許文献1〜3に示されるような技術が開示されている。
【0006】
特許文献1は、VCOの共振回路に使用される複数の可変容量コンデンサを論理合成出力で一括して調整することが記載されている。
【0007】
特許文献2は、VCOの発振周波数を、周波数選択用可変容量素子群とばらつき調整用可変容量素子群の2系統の容量を分離して調整することが記載されている。
特許文献3は、容量素子の容量値を例えば2のn乗倍ずつ増したものを並列にし、その組み合わせにより、VCOの発振周波数を調整することが記載されている。
【0008】
しかしながら、何れの特許文献も、粗調整と微調整のためのサイズの異なるコンデンサを切り替えて調整するものではなく、2段階制御を行う際のサイクルスリップに基づく上記の問題点を解消できるものではなかった。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006-135892号公報
【特許文献2】特開2007-67635号公報
【特許文献2】特開2004-159222号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
そこで、本発明は上記の問題に鑑み、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振回路の発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを回避することができるデジタルPLL回路及び半導体集積回路を提供することを目的とするものである。
【課題を解決するための手段】
【0011】
本発明の一態様によれば、インダクタンス素子Lと容量素子Cとを有しLC値に応じた周波数で発振するものであって、前記インダクタンス素子に対して並列接続される前記容量素子の数を変えて発振周波数が制御される発振回路と、基準クロック及び該基準クロックを所定の単位時間ずつ順次遅延した遅延クロックと前記発振回路の発振出力とをデジタル位相比較することにより、前記発振回路の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて前記容量素子の並列接続数を制御し、前記発振回路の出力の位相を前記基準クロックの位相に近づけるように前記発振回路の発振周波数を制御する位相比較部とを具備し、前記発振回路は、前記インダクタンス素子に対して並列接続可能な所定容量の選択用スイッチ付き粗調整用コンデンサを少なくとも1つ有し、前記選択用スイッチ付き粗調整用コンデンサに対して並列接続可能な複数の選択用スイッチ付き微調整用コンデンサを有し、この複数の微調整用コンデンサの各々は前記粗調整用コンデンサの1つの粗調整用コンデンサの1/n(nは正の整数)の容量を有し、粗調整時には前記複数の選択用スイッチ付き微調整用コンデンサのうちの所定数の選択用スイッチ付き微調整用コンデンサが並列接続されて1つの粗調整用コンデンサとして制御可能とされ、微調整時には前記発振回路の発振周波数の調整量に応じて前記複数の選択用スイッチ付き微調整用コンデンサがそれらの選択用スイッチを用いて個別に並列接続される複数の選択用スイッチ付き微調整用コンデンサを有したことを特徴とするデジタルPLL回路が提供される。
【0012】
本発明の他の態様によれば、前述のデジタルPLL回路と、前記発振回路のインダクタンス素子に対して並列接続される可変容量素子と、前記発振回路の発振出力と前記基準クロックとをアナログ位相比較し、前記発振回路の発振出力の位相が前記基準クロックの位相に一致するように前記発振回路の発振周波数を制御する第2の位相比較部とを備えたアナログPLL回路と、前記デジタルPLL回路が予め用意した初期値の周波数にロックアップした後に、前記アナログPLL回路に切り替える切替え手段と、を具備したことを特徴とする半導体集積回路が提供される。
【発明の効果】
【0013】
本発明によれば、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを回避することができるデジタルPLL回路及び半導体集積回路を提供することが可能となる。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態の半導体集積回路の構成を示す回路図。
【図2】図1におけるVCOの並列共振回路例を示す回路図。
【図3】図1におけるデジタルPLL回路の段階的発振制御を説明する図。
【図4】図1におけるVAT回路の構成例を示すブロック図。
【図5】図4のVAT回路の制御方法を説明するちタイミングチャート。
【図6】チューニング用コンデンサの制御概念の一例を示す図。
【図7】チューニング用コンデンサの制御概念の他の例を示す図。
【図8】図7のチューニング用コンデンサの制御動作を説明する図。
【図9】図7のチューニング用コンデンサの制御動作の他の例を説明する図。
【図10】従来のチューニング用コンデンサの制御概念を示す図。
【図11】図10のチューニング用コンデンサの制御動作を説明する図。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
本発明の一実施形態の半導体集積回路10は、アナログPLL回路とデジタルPLL回路で構成される2つのPLL回路を備えている。
アナログPLL回路は、第1の位相比較部であるアナログ位相比較器として機能する位相比較器1と、チャージポンプ2と、ループフィルタ3と、発振回路としてのVCO4と、分周器5と、アナログPLL回路切替スイッチS1,S2とを備えている。アナログPLL回路切替スイッチS1,S2は、アナログPLL回路の使用時は接続(オン)され、未使用時は切断(オフ)される。
【0016】
デジタルPLL回路は、VCO4と、分周器5と、第2の位相比較部であるデジタル位相比較器として機能するVCOオートチューニング回路(以下、VAT回路という)6 と、デジタルPLL回路切替スイッチS3,S4とを備えている。デジタルPLL回路切替スイッチS3,S4は、デジタルPLL回路の使用時は接続(オン)され、未使用時は切断(オフ)される。
【0017】
アナログPLL回路切替スイッチS1,S2の組とデジタルPLL回路切替スイッチS3,S4の組は、図示しない制御部又はVAT回路6でオンオフ制御され、電源投入後にまずデジタルPLL回路切替スイッチS3,S4の組がオンされてデジタルPLL回路が動作し、デジタルPLLがロックアップしたときにS3,S4の組がオフされると同時にアナログPLL回路切替スイッチS1,S2の組がオンされてアナログPLL回路が動作する。
【0018】
VCO4は、インダクタンス素子41と、これに並列接続した可変容量コンデンサ42と、粗調整用,微調整用の2種類のチューニング用コンデンサ43,44とを備えている。
【0019】
可変容量コンデンサ42とチューニング用コンデンサ43,44は、容量素子を構成している。
VCO4は、インダクタンス素子41と可変容量コンデンサ42のLC並列共振回路を備えており、このLC並列共振回路に対して更に、チューニング用の選択用スイッチS11付き粗調整用コンデンサ43が並列接続され、かつチューニング用の選択用スイッチS12付き微調整用コンデンサ44も並列接続されている。選択用スイッチS11及びS12は、粗調整用コンデンサ43と微調整用コンデンサ44とにそれぞれ直列接続されており、そのオンによってLC並列共振回路に対して電気的に並列接続することになる。選択用スイッチS11及びS12は、例えばスイッチ用トランジスタで構成されている。
【0020】
VAT回路6は、基準クロックREFCLK及びこの基準クロックを所定の単位時間ずつ順次遅延した遅延クロックとVCO4の発振出力とをデジタル位相比較することにより、VCO4の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて容量素子としてのチューニング用コンデンサ43,44の並列接続数を制御し、VCO4の出力の位相を基準クロックの位相に近づけるようにVCO4の発振周波数を制御する機能を有している。
【0021】
位相比較器1は、VCO4の発振出力と基準クロックREFCLKとをアナログ位相比較することにより、その比較結果に基づいて可変容量素子42を制御し、VCO4の発振出力の位相が基準クロックの位相に一致するようにVCO4の発振周波数を制御する機能を有している。
【0022】
図1では、簡略化のために粗調整用コンデンサ43として1つのみ図示しているが、実際には粗調整用コンデンサ43は例えば20〜40個程度の複数の選択用スイッチ付きコンデンサ43-1〜43-nが並列接続されて構成されており、各選択用スイッチがオンすることで適宜の数のコンデンサが共振回路に電気的に並列接続される(図2参照)。同様に、微調整用コンデンサ44についても1つのみ図示しているが、実際には微調整用コンデンサ44としては例えば20〜40個程度の複数の選択用スイッチ付きコンデンサ44-1〜44-mが並列接続されて構成されており、各選択用スイッチがオンすることで適宜の数のコンデンサが共振回路に電気的に並列接続される(図2参照)。
【0023】
なお、図1のスイッチS1〜S4及びS11,S12の状態は、デジタルPLL回路が動作しかつ粗調整用コンデンサ43が調整されている状態を示している。
チューニング用の選択スイッチ群S11及び選択スイッチ群S12による粗調整用コンデンサ群43及び微調整用コンデンサ群44それぞれの必要なコンデンサ数の選択制御は、VAT回路6によって行われる。
【0024】
次に、図1の動作を説明する。
図1において、最終的にはアナログPLL回路でVCO4を制御して所望の発振周波数を生成させるが、電源投入時にはまずデジタルPLL回路でVCO4を制御して事前に所望の発振周波数に近づける制御を行い、所望の発振周波数に近づいたところでアナログPLL回路に切り替え、アナログPLL回路によって所望の発振周波数にロックアップさせるようにしている。
【0025】
デジタルPLL回路動作における発振周波数の制御は、まず、VAT回路6にて基準クロックREFCLKに基づく初期値がVAT回路6に与えられ、VAT回路6から位相比較結果として出力されるチューニング用コンデンサの数に対応した制御信号をVCO4に供給し、チューニング用コンデンサ43,44のオン又はオフを制御することによって所望の発振周波数に近づける制御が行われる。そして、前述したように、デジタルPLL回路がロックアップした後にアナログPLL回路動作による発振周波数の制御が行われる。
【0026】
アナログ位相比較器1は、分周器5を介してVCO4の発振信号に対して分周された分周信号と図示しない水晶発振回路のような基準発振器からの精度の高い基準発振信号REFCLKの位相を比較して位相差(又は周波数差)に応じた電圧を出力する。チャージポンプ2は位相比較器1の出力に応じて動作し、チャージポンプ2によってループフィルタ3の容量素子がチャージアップまたはディスチャージされてVCO4の発振制御電圧Vctrlが生成されてVCO4に供給され、制御電圧Vctrlにより可変容量コンデンサ42の容量値を制御することによってVCO4が所望の所定の周波数で発振動作される。
【0027】
半導体集積回路で使用される最近のVCOにおいては、可変周波数範囲として例えば1GHz〜4GHzの広い周波数範囲となっており、この広い周波数範囲を制御するのに必要な電圧幅は1V前後の狭いものとなっている。
【0028】
図3は本実施形態で使用されるデジタルPLL回路におけるVCOの入出力特性(制御電圧対発振周波数の関係)を示している。横軸に制御電圧の可変範囲を、縦軸にVCO発振周波数をとると、制御電圧が0〜1Vの範囲内の例えば0.5Vの制御電圧で、チューニング用コンデンサの並列接続数を増減することにより、VCO発振周波数の周波数レンジを段階的に変化させることができる。コンデンサの並列接続数を増すほど容量Cが大きくなるため、VCOの発振周波数を1〜4GHzの範囲で段階的に減少させることができる。
【0029】
次に、デジタルPLL回路によるVCOの発振周波数の調整について説明する。
デジタルPLL回路の制御では、幾つのチューニング用コンデンサを並列に接続するかを決めて、VCO4の内部のLC共振回路で電気的に接続(オン)するコンデンサの数をセットアップすることが必要になる。
【0030】
そのためには、基準クロックREFCLKの位相に対してVCO発振出力がどれくらい進んでいるか遅れているかを検出し、粗調整用コンデンサと微調整用コンデンサを含む複数のチューニング用コンデンサの何個までを各選択用スイッチによってオンするかを決めて、発振周波数の制御を行うことになる。
【0031】
基準クロックREFCLKに対してVCO発振パルスの位相の遅れ又は進みを検出するには、基準クロックREFCLKの周期を例えば16等分に分割して、基準クロック1周期における16分割した時間位置(遅延時間位置に相当する)をNo.1〜16とし、VCO発振パルスの例えば立上りのタイミングが基準クロック1周期における時間位置No.1〜16のどの位置に対応しているか(図5ではNo.12の位置に対応している)を検出することによって、その遅延時間分だけVCO発振パルスの位相を進めるように発振周波数を制御すればよいことになる。具体的には、VCO発振パルスの位相を進めるには、発振周波数を高くするように、オンするコンデンサの数を制御すればよい。VCOの発振周波数を高くするには、VCO内のLC並列共振回路の周波数を高くするために、オンするコンデンサの数を少なくすればよい。反対に、VCOの発振周波数を低くするには、VCO内のLC並列共振回路の周波数を低くするために、オンするコンデンサの数を多くすればよい。
【0032】
図4はVAT回路の構成の一例を示し、図5は図4のVAT回路によるVCO出力の位相(又は周波数)制御の一例のタイミングチャートを示している。
図4に示すVAT回路6は、基準クロックREFCLKの波形の1周期の期間の分割数(例えば16)に対応した16個のディレー回路D1〜D16を直列接続し、その直列接続された16個のディレー回路D1〜D16の入力端子61に基準クロックREFCLKを入力し、もう一方の入力端子62にVCO6からの発振パルスを入力する。Delay1〜Delay16は、基準クロックREFCLKの1周期を16等分した単位時間ずつ基準クロックREFCLKから順次遅延した遅延クロックを示している。入力端子61に直列接続した16個のディレー回路D1〜D16の直列接続ラインL1と、入力端子62に接続したVCO出力ラインL2との間における、各ディレー回路D1〜D16の入力端にDフリップフロップDFF1〜DFF16のD入力端を接続し、VCO出力ラインL2にDFF1〜DFF16の各クロック入力端を接続し、16個のDFF1〜DFF16の各Q出力端Q1〜Q16から出力される信号がハイレベルかローレベルかを検出することによってVCO発振パルスの立上りの位相が基準クロックREFCLKの位相位置No.1〜16(図5の基準クロックREFCLKを参照)のどの位置に該当するかを検出できるように構成してある。例えば、16個のDFF1〜DFF16の16個のQ出力端Q1〜Q16の出力レベルのパターンを見て、ハイレベルからローレベルに変わるQ出力タイミングが遅延時間位置(図5では遅延位置12)として検出することができる。
【0033】
VCO発振パルスの立上り位置が遅延時間位置No.12であることが検出されれば、VAT回路6は位相遅れ量12を解消するようにチューニング用コンデンサのオン数をセットアップする制御を行う。
【0034】
今、発振周波数の段階(周波数レンジ)を8ビットで表現すると、0〜255までの256段階表現することができる。この256段階の発振周波数をチューニング用コンデンサのオンオフで実現しようとすると、チューニング用コンデンサを256個並列形態で並べ、256段階の発振周波数に対応できるように256個の選択用スイッチを制御する必要がある。このことは256本の制御線が必要であることも意味している。
【0035】
このような多数本の制御線数を解消するには、容量の大きい粗調整用コンデンサとその数分の1の容量の微調整用コンデンサを用意し、電源投入時等においてはデジタルPLL回路のVAT回路6の制御によって、8ビットで表現される周波数段階のうち、目的周波数に近づくまではチューニング用コンデンサを全てオフの状態から初期値に対応した粗調整用及び微調整用のコンデンサを必要数ずつオンして目標周波数に段階的に近づける。このとき、デジタルPLL回路による位相差検出に基づいて初期値に対応した目標周波数により近づけるために粗調整用コンデンサの所定数のほかに微調整用コンデンサを所定数オンし、デジタルPLL回路が目標に近い周波数で安定したところで、デジタルPLL回路切替えスイッチ (S3,S4)のオンからアナログPLL回路切替えスイッチ(S1,S2)のオンへ切り替えることによって、アナログPLL回路への切り替えが行われる。アナログPLL回路では、デジタルPLL回路でのチューニング用コンデンサのオン状態が維持されたままの状態でアナログPLL回路が動作し、アナログ位相比較器1の位相比較動作によって生成される制御電圧VctrlでVCO4内の可変容量コンデンサ42の容量値が連続的に可変されて、VCO発振周波数は基準クロックREFCLKに対応した目標周波数に一致するように制御される。
【0036】
図6はチューニング用コンデンサの制御概念の一例を示す図である。
図6は、粗調整用コンデンサを例えば8個、微調整用コンデンサを例えば8個で構成した場合を示している。微調整用コンデンサを粗調整時にも粗調整用コンデンサとして制御を行う。
【0037】
本実施形態では、粗調整用のコンデンサを微調整用のコンデンサのn倍(nは正の整数)倍の大きさ(即ち容量)にし、微調整用のコンデンサn個を1つの粗調整用コンデンサとして制御を行なう。なお、微調整用のコンデンサの総数のうちの任意の数を1つの粗調整用コンデンサとして制御することも可能である。
【0038】
微調整用コンデンサは所定の単位容量、例えば1fF(フェムトファラッド)を有し、微調整用コンデンサ(=1fF)の1個分を、×1サイズまたはCAP×1サイズと表現する。一般的には、コンデンサとしての面積はコンデンサ容量に比例したものとなる。1つの粗調整用コンデンサを1つの微調整用コンデンサのn倍の容量、例えば8倍の容量(=8fF)を有したものとすると、これを×8サイズまたはCAP×8サイズと表現する。
【0039】
図6で、符号M1は4つの粗調整用コンデンサ43-1〜43-4をそれぞれオンオフ制御するための4本の制御線を示し、符号M2は粗調整時に8つの微調整用コンデンサ44-1〜44-8を1つの粗調整用コンデンサ(又は微調整用コンデンサを2つずつ1つの粗調整用コンデンサ)として使用するときの4本の制御線を示している。また、符号M3は微調整時に8つの微調整用コンデンサ44-1〜44-8をそれぞれオンオフ制御するための8本の制御線を示している。なお、微調整用コンデンサ44-1〜44-8を2つずつ組(44-1,44-2),(44-3,44-4),(44-5,44-6),(44-7,44-8)としているのは、2つの微調整用コンデンサで1組とすることにより、各組を×2サイズ(またはCAP×2サイズ)の1つのコンデンサとして扱えるようにし、これによって各組ごとに粗調整用コンデンサとして別々に制御することも可能であると共に粗調整時に使用する制御線を8本とせずに4本に少なくすることも可能にしたものである。
【0040】
図7はチューニング用コンデンサの制御概念の他の例を示す図であり、図8は図7の制御動作を説明する図である。
図7において、VAT回路6には、×8サイズの28個の粗調整用コンデンサがそれぞれ28本の制御線r1〜r28を用いて接続されており、かつ×1サイズの31個の微調整用コンデンサがそれぞれ31本の制御線u1〜u31を用いて接続されている。31個の微調整用コンデンサのうちの実線枠50で囲んだ8個の微調整用コンデンサは粗調整時に1つの粗調整用コンデンサとしても制御可能となっている。つまり、この実線枠50で囲んだ8個の微調整用コンデンサは微調整時には微調整用の×1サイズコンデンサとして8本の制御線それぞれで個別に制御可能であると共に、粗調整時には1本の制御線r29を用いて×8サイズの粗調整用コンデンサとして制御可能である。なお、図7では、1本の制御線r29を用いて×8サイズの粗調整用コンデンサとして制御し得る1組の8個の微調整用コンデンサについて示してあるが、他の23個の微調整用コンデンサの中から8個ずつ1組として幾つかの組を形成して、各組毎に1本の制御線を用いて×8サイズの粗調整用コンデンサとしても制御可能なように構成してもよい。
【0041】
ところで、このようなチューニング用コンデンサを用いた半導体集積回路では、チューニング用コンデンサのオンする個数が増えるほどVCO4(図2及び図3参照)の発振周波数は低くなる。しかし、デジタルPLL回路動作において、VCO発振周波数が段階的に下がっていかなければならないのに急に周波数が増加する方向に飛んでしまうことが起きると、今までオンしていたコンデンサが一気に初期化してオフしてしまう(1周期回ってしまう)サイクルスリップと呼ばれる現象が生じることがある。このようなサイクルスリップは、基準クロックに対してVCO発振出力が余りにも遅れすぎて位相差が増大したなどに起因して生じる。すなわち、サイクルスリップは、VCO周波数可変範囲を越えるような制御できないところに発振周波数を制御しようとしたときに生じ、基準クロックに対してVCO発振出力の位相を合わせるように周波数を下げようとしても周波数制御の範囲を越えているので、周波数を下げることができず、周期が1つ回ることによって起きる現象である。
【0042】
実際に制御できる周波数範囲は、図7の例で言えば、実線枠50に示した×1サイズの8個の微調整用コンデンサの×8サイズとしての制御を考えなければ、×8サイズでは28個分の範囲しか制御できないし、×1サイズでは31個分の範囲しか制御できない。×8,×1サイズの2段階の周波数制御において、×8サイズの制御と×1サイズの制御を順に行っていくと、それぞれのサイズごとに周波数の可変範囲を持っているので、各サイズごとの制御につき可変範囲を越えて制御しようとしたとき、サイクルスリップが起きる。
【0043】
従って、×8,×1サイズの2段階の周波数制御においては、実線枠50に示した×1サイズの8個の微調整用コンデンサの×8サイズとしての制御を考えなければ、×8,×1サイズのそれぞれの周波数可変範囲の端の方で制御失敗を生じることになる。より具体的には、次に説明する図8の制御動作例では、周波数可変範囲の制御ステップ0から255へ向かう方向、即ち周波数を下げる方向に周波数を可変していくときに×8,×1サイズのそれぞれの周波数可変範囲の終端ステップ224,255を越えて制御しようとしたときに28個分の×8サイズの周波数可変範囲における28個目の8ステップ分,及び、31個分の×1サイズの周波数可変範囲における31個目の1ステップ分で、制御失敗を生じる可能性が最も大きくなる。
【0044】
次に、図8を参照して図7に示した本発明の実施形態におけるチューニング用コンデンサの制御動作を説明する。
ここでの図7に関する制御動作は、上述した×8サイズの粗調整用コンデンサの28個目の8ステップ分における制御失敗を回避するための対策として実現し得るものである。そのために、微調整用コンデンサn個を粗調整時に1個の粗調整用コンデンサとして制御し得るようにする。ここでは図7に対応してn=8として説明する。
【0045】
図8で、横方向に示すVCO周波数可変範囲(チューニング用コンデンサの制御個数で決まる)を、28個の×8サイズの粗調整用コンデンサ(但し、符号50にて示す8個の×1サイズの微調整用コンデンサも1個分の粗調整用コンデンサとして加わる)と31個の×1サイズの微調整用コンデンサを有した59個のチューニング用コンデンサをオンオフ制御することによって、例えば2GHz〜4GHzの周波数範囲を8ビット即ち0〜255の256段階での制御動作として表している。
【0046】
図8では、図7に示したように粗調整時には28個分の×8サイズの粗調整用コンデンサに対してもう1つの粗調整用コンデンサを追加できる構成となっている。この追加分の1つの粗調整用コンデンサは、31個分の×1サイズの微調整用コンデンサのうちから実線枠50にて示す8個分の微調整用コンデンサを1本の粗調整用制御線r29を用いてVAT回路6によって1つの粗調整用コンデンサとしても制御可能としたものである。
【0047】
粗調整時は28個+1個目の29個の粗調整用コンデンサが制御可能であり、微調整時には31個の微調整用コンデンサが制御可能となっている。
59個(単位コンデンサ255個分相当)の全てのチューニング用コンデンサがオフした状態(VCO発振周波数が例えば4GHz)から59個全てのチューニング用コンデンサをオンした状態(VCO発振周波数が例えば2GHz)とする過程を見る。
【0048】
図8(a)は×サイズ制御成功時を示す図であり、図8(b)は×8サイズ制御失敗時(但し、×1サイズ8個分にて制御失敗を回避した時)を示す図である。
まず、28個の×8サイズの粗調整用コンデンサを順次にオンすることによってVCO発振周波数を最大4GHzから下げていく。目標とする発振周波数が2GHzの周波数である場合には、まず粗調整の指示が図示しない制御部より出されると、VAT回路6は29本の粗調整用制御線r1〜r29を用いて、28個の×8サイズの粗調整用コンデンサを順次にオンしていき更に粗調整可能な領域として拡張されている28+1個目までオンすることが可能である。
【0049】
ここで、×8サイズ制御の成功時は、図8(a)に示すように×8サイズの粗調整用コンデンサが29個目までオンすることができる。そして、微調整時に移行した後は、×1サイズの31個の微調整用コンデンサを最初から開始して31個目まで個別に制御し、オンさせることができる。一方、×8サイズ制御の失敗時は、図8(b)に示すように×8サイズの粗調整用コンデンサの28個目までオンし、符号50にて示す29個目の粗調整用コンデンサ(=×1サイズの微調整用コンデンサ8個分)が制御ミスによりオンできなかった場合(これは粗調整可能な29個の粗調整用コンデンサによる周波数可変範囲を越えて制御しようとしているためである)、次の微調整時には粗調整時に粗調整用として用いられていた8個分の微調整用コンデンサはそれぞれ個別に微調整用コンデンサとしてオンすることが可能である。
【0050】
つまり、29個目の×8サイズの粗調整用コンデンサ(=×1サイズの微調整用コンデンサ8個分)は制御失敗として、次の31個の×1サイズの微調整用コンデンサの制御に入る。そして、31個の×1サイズの微調整用コンデンサの制御においては、31本の制御線u1〜u31を用いて、31個の×1サイズの微調整用コンデンサのうちの粗調整時に用いた8個分の微調整用コンデンサ(制御失敗したもの)も含めて微調整時に制御可能であるので、31個分の×1サイズの微調整用コンデンサを制御することによって、31個分を1つずつオンさせて発振周波数を下げていくことができ、発振周波数を目標の2GHzの近く又は2GHzに制御して設定することができる。
【0051】
このようにして、×1サイズの8個分による粗調整用コンデンサについては制御失敗であっても、×8サイズの28個の粗調整用コンデンサについては28個とも失敗なくオンさせることができ、かつ31個の微調整用コンデンサのうち粗調整用として用いた8個の微調整用コンデンサも再び微調整用として周波数制御に用いることができるため、×8サイズ制御失敗を回避できると共にチューニング用コンデンサの数を必要数以上に増やすことなく有効に利用できる。
【0052】
なお、以上述べた例えばVAT制御値で0〜255まで制御する場合について説明したが、例えばVAT制御値で0〜19まで制御する場合には×8サイズの粗調整用コンデンサを2個オンし、次に×1サイズの微調整用コンデンサを3個オンする制御が行われる。
【0053】
ここで、図7及び図8の本発明の実施形態と対比するために、図10及び図11を参照して、従来のチューニング用コンデンサの制御動作について説明する。
図10は従来のチューニング用コンデンサの制御概念を示す図であり、図11は図10の制御動作を説明する図である。
【0054】
図10において、VAT回路6には、×8サイズの28個粗調整用コンデンサがそれぞれ28本の制御線r1〜r28を用いて接続されており、かつ×1サイズの31個の微調整用コンデンサがそれぞれ31本の制御線u1〜u31を用いて接続されている。図10では図7の本発明の実施形態のように、31個の微調整用コンデンサのうちの8個分の微調整用コンデンサが粗調整時に1つの粗調整用コンデンサとして制御可能な構成とはなっていない。
【0055】
図11において、×8,×1サイズの2段階の周波数制御においては、59個(単位コンデンサ255個分相当)の全てのチューニング用コンデンサがオフした状態(この状態でのVCO発振周波数は例えば4GHz)から全てのチューニング用コンデンサがオンした状態(この状態でのVCO発振周波数は例えば2GHz)とする過程を見ると、まず28個の×8サイズの粗調整用コンデンサを順次にオンしていくことによって4GHzから段階的に周波数を順次に下げていく。なお、VCO周波数可変範囲は、スケーリング用コンデンサの制御個数で決まる。
【0056】
×8サイズの粗調整用コンデンサのオン数が28個未満(27個以下)で済む制御(例えば目標周波数が約1.72GHz未満の制御)である場合は、そのうちの1つのコンデンサが制御ミスによりオンせず制御失敗となっても28個目までの1つ(例えば最後の28個目)のコンデンサをオンしたり或いは31個の×1サイズの微調整用コンデンサを必要な数だけオンすることで、目標とする必要な発振周波数に近づけた制御をすることができる。
【0057】
図11(a)は×8サイズ制御成功時を示す図であり、図11(b)は×8サイズ制御失敗時を示す図である。
目標とする発振周波数が2GHzの周波数である場合に、×8サイズ制御成功時は、図11(a)に示すようにまず28個の×8サイズの粗調整用コンデンサを順次にオンしていき28個目までオンした後、次の31個の×1サイズの微調整用コンデンサの制御に入り、31個の×1サイズの微調整用コンデンサを順次オンさせ31個を全てオンさせる。
【0058】
しかしながら、目標とする発振周波数が2GHzの周波数である場合には、図11(b)に示すようにまず28個の×8サイズの粗調整用コンデンサを順次にオンしていき28個目までオンすべきところを27個目までオンし、28個目が制御ミスによりオンできなかった場合、28個目の×8サイズの粗調整用コンデンサは制御失敗として、次の31個の×1サイズの微調整用コンデンサの制御に入る。
【0059】
そして、31個の×1サイズの微調整用コンデンサの制御においては、31個の×1サイズの微調整用コンデンサをオンさせることによって、制御失敗の1個の粗調整用コンデンサを除く27個の×8サイズの粗調整用コンデンサと、31個の×1サイズの微調整用コンデンサとをオンさせる。しかし、×8サイズ1個分の制御失敗コンデンサの容量をオンさせることができなかったために、目標の発振周波数が2GHzである場合にはこの目標を達成することができない結果となる。つまり、図11の「×8サイズ制御失敗」の図に示すように×1サイズを全てオンしても周波数が下がらなくなってしまう。従って、×1サイズの微調整用コンデンサによる周波数制御についても目標の発振周波数を得られないという点で制御失敗となる。
【0060】
図9は図7のチューニング用コンデンサの制御個数の初期位置(初期値)をVCOの発振周波数の可変範囲の中央の位置に定めた際のチューニング用コンデンサの制御動作を説明する図である。
【0061】
VAT回路6によるVCO発振周波数の制御開始時の制御初期値(スタート位置)を、図8では0としているが、図9ではVCOの発振周波数可変範囲の中央の位置、すなわち×8サイズの粗調整用コンデンサの制御範囲の中央位置(コンデンサ個数127の位置)に定めて、その位置より周波数を上げる方向(図示右方向)又は周波数を下げる方向(図示左方向)に制御してもよい。図9の制御のスタート位置(初期値)を変えるということは、周波数を下げる方向、周波数を上げる方向の両方に それぞれ×8サイズのコンデンサと×1サイズのコンデンサを、制御上の区分として(基板上のコンデンサ配置ではなくて)各方向にそれぞれ×8と×1の両サイズを組み合わせて区分けする(割り当てる)ことを意味している。このようにスタート位置を定めると、スタート位置から左方向に112個の×8サイズの粗調整用コンデンサをオンオフし、さらに16個の×1サイズの微調整用コンデンサをオンオフする2段階制御を行っても、図8と同様に粗調整区間に生じるサイクルスリップに起因した制御失敗を回避することができる。同様に、スタート位置から右方向に112個の×8サイズの粗調整用コンデンサをオンオフし、さらに16個の×1サイズの微調整用コンデンサをオンオフする2段階制御を行っても、図8と同様に粗調整区間に生じるサイクルスリップに起因した制御失敗を回避することができる。但し、図9の制御は、周波数を下げたり上げたりする制御動作が、127番目のステップまで周波数制御が済んでおり、127番目のステップから周波数を上げたり下げたりする制御を再び開始するような場合に用いて有効である。
【0062】
なお、本発明によるサイクルスリップを回避可能な構成を用いれば、VAT回路6によるVCO発振周波数の制御開始時の制御ステップのスタート位置は、VCOの発振周波数可変範囲の任意の位置に設定して2段階制御を行っても、サイクルスリップに起因した制御失敗に関する問題は生じることがない。
【0063】
本発明の実施形態によれば、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを防ぐことができるデジタルPLL回路及びこれを搭載した半導体集積回路を提供することが可能となる。
【符号の説明】
【0064】
1…位相比較器(第2の位相比較部)
4…電圧制御発振器(発振回路)
6…VAT回路(第1の位相比較部)
10…半導体集積回路
41…インダクタンス素子
42…可変容量コンデンサ
43…粗調整用コンデンサ(チューニング用コンデンサ)
44…微調整用コンデンサ(チューニング用コンデンサ)
【技術分野】
【0001】
本発明は、PLL回路を構成する電圧制御発振器の発振周波数の調整を電圧制御発振器内のコンデンサの切り替えによって行うデジタルPLL回路及びこれを搭載した半導体集積回路に関するものである。
【背景技術】
【0002】
電圧制御発振器(以下、VCO)の共振回路に可変容量コンデンサとは別にチューニング用コンデンサを使用しVCOの発振周波数を事前に所望の周波数に近づけることによってPLL回路のロックアップタイムの短縮化や周波数調整の感度を低く抑えることを可能にする技術がある。
【0003】
このようなPLL回路では共振回路に多数のチューニング用コンデンサを用いて制御するため、コンデンサの数と同じ数の選択用スイッチが必要になる。これを解消するためにサイズ即ち容量の異なる二種類のコンデンサを使用し、2回に分けてそれぞれ制御することによって、制御するコンデンサ及び選択用スイッチの数を減らす方式がある。容量の大きいコンデンサでの制御を粗調整区間、容量の小さいコンデンサでの制御を微調整区間として通常は粗調整、微調整の順に制御を行なう。
【0004】
VCOの周波数可変範囲はチューニング用コンデンサの容量で決まり、周波数可変範囲を越えて制御しようとした場合にはサイクルスリップが発生し誤動作が起きる。一種類のコンデンサを用いた制御では実動作上は制御不可の周波数領域にしようとしたことに起因して起きるので問題はない。ただし、コンデンサを二種類用いて2段階制御する場合にはそれぞれのコンデンサに対してサイクルスリップが発生してしまう。微調整区間で起きるサイクルスリップについては制御不可能な周波数に設定したために起きるものなので問題はないが、微調整の前に行われる粗調整区間のサイクルスリップは次の微調整区間での制御に影響を及ぼすという問題がある。結果として、粗調整区間に発生するサイクルスリップはこれに起因して電圧制御発振器の周波数可変範囲を狭くする問題を生じる。
【0005】
なお、PLL回路におけるVCOの発振周波数の制御に関しては、例えば特許文献1〜3に示されるような技術が開示されている。
【0006】
特許文献1は、VCOの共振回路に使用される複数の可変容量コンデンサを論理合成出力で一括して調整することが記載されている。
【0007】
特許文献2は、VCOの発振周波数を、周波数選択用可変容量素子群とばらつき調整用可変容量素子群の2系統の容量を分離して調整することが記載されている。
特許文献3は、容量素子の容量値を例えば2のn乗倍ずつ増したものを並列にし、その組み合わせにより、VCOの発振周波数を調整することが記載されている。
【0008】
しかしながら、何れの特許文献も、粗調整と微調整のためのサイズの異なるコンデンサを切り替えて調整するものではなく、2段階制御を行う際のサイクルスリップに基づく上記の問題点を解消できるものではなかった。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006-135892号公報
【特許文献2】特開2007-67635号公報
【特許文献2】特開2004-159222号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
そこで、本発明は上記の問題に鑑み、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振回路の発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを回避することができるデジタルPLL回路及び半導体集積回路を提供することを目的とするものである。
【課題を解決するための手段】
【0011】
本発明の一態様によれば、インダクタンス素子Lと容量素子Cとを有しLC値に応じた周波数で発振するものであって、前記インダクタンス素子に対して並列接続される前記容量素子の数を変えて発振周波数が制御される発振回路と、基準クロック及び該基準クロックを所定の単位時間ずつ順次遅延した遅延クロックと前記発振回路の発振出力とをデジタル位相比較することにより、前記発振回路の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて前記容量素子の並列接続数を制御し、前記発振回路の出力の位相を前記基準クロックの位相に近づけるように前記発振回路の発振周波数を制御する位相比較部とを具備し、前記発振回路は、前記インダクタンス素子に対して並列接続可能な所定容量の選択用スイッチ付き粗調整用コンデンサを少なくとも1つ有し、前記選択用スイッチ付き粗調整用コンデンサに対して並列接続可能な複数の選択用スイッチ付き微調整用コンデンサを有し、この複数の微調整用コンデンサの各々は前記粗調整用コンデンサの1つの粗調整用コンデンサの1/n(nは正の整数)の容量を有し、粗調整時には前記複数の選択用スイッチ付き微調整用コンデンサのうちの所定数の選択用スイッチ付き微調整用コンデンサが並列接続されて1つの粗調整用コンデンサとして制御可能とされ、微調整時には前記発振回路の発振周波数の調整量に応じて前記複数の選択用スイッチ付き微調整用コンデンサがそれらの選択用スイッチを用いて個別に並列接続される複数の選択用スイッチ付き微調整用コンデンサを有したことを特徴とするデジタルPLL回路が提供される。
【0012】
本発明の他の態様によれば、前述のデジタルPLL回路と、前記発振回路のインダクタンス素子に対して並列接続される可変容量素子と、前記発振回路の発振出力と前記基準クロックとをアナログ位相比較し、前記発振回路の発振出力の位相が前記基準クロックの位相に一致するように前記発振回路の発振周波数を制御する第2の位相比較部とを備えたアナログPLL回路と、前記デジタルPLL回路が予め用意した初期値の周波数にロックアップした後に、前記アナログPLL回路に切り替える切替え手段と、を具備したことを特徴とする半導体集積回路が提供される。
【発明の効果】
【0013】
本発明によれば、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを回避することができるデジタルPLL回路及び半導体集積回路を提供することが可能となる。
【図面の簡単な説明】
【0014】
【図1】本発明の一実施形態の半導体集積回路の構成を示す回路図。
【図2】図1におけるVCOの並列共振回路例を示す回路図。
【図3】図1におけるデジタルPLL回路の段階的発振制御を説明する図。
【図4】図1におけるVAT回路の構成例を示すブロック図。
【図5】図4のVAT回路の制御方法を説明するちタイミングチャート。
【図6】チューニング用コンデンサの制御概念の一例を示す図。
【図7】チューニング用コンデンサの制御概念の他の例を示す図。
【図8】図7のチューニング用コンデンサの制御動作を説明する図。
【図9】図7のチューニング用コンデンサの制御動作の他の例を説明する図。
【図10】従来のチューニング用コンデンサの制御概念を示す図。
【図11】図10のチューニング用コンデンサの制御動作を説明する図。
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
本発明の一実施形態の半導体集積回路10は、アナログPLL回路とデジタルPLL回路で構成される2つのPLL回路を備えている。
アナログPLL回路は、第1の位相比較部であるアナログ位相比較器として機能する位相比較器1と、チャージポンプ2と、ループフィルタ3と、発振回路としてのVCO4と、分周器5と、アナログPLL回路切替スイッチS1,S2とを備えている。アナログPLL回路切替スイッチS1,S2は、アナログPLL回路の使用時は接続(オン)され、未使用時は切断(オフ)される。
【0016】
デジタルPLL回路は、VCO4と、分周器5と、第2の位相比較部であるデジタル位相比較器として機能するVCOオートチューニング回路(以下、VAT回路という)6 と、デジタルPLL回路切替スイッチS3,S4とを備えている。デジタルPLL回路切替スイッチS3,S4は、デジタルPLL回路の使用時は接続(オン)され、未使用時は切断(オフ)される。
【0017】
アナログPLL回路切替スイッチS1,S2の組とデジタルPLL回路切替スイッチS3,S4の組は、図示しない制御部又はVAT回路6でオンオフ制御され、電源投入後にまずデジタルPLL回路切替スイッチS3,S4の組がオンされてデジタルPLL回路が動作し、デジタルPLLがロックアップしたときにS3,S4の組がオフされると同時にアナログPLL回路切替スイッチS1,S2の組がオンされてアナログPLL回路が動作する。
【0018】
VCO4は、インダクタンス素子41と、これに並列接続した可変容量コンデンサ42と、粗調整用,微調整用の2種類のチューニング用コンデンサ43,44とを備えている。
【0019】
可変容量コンデンサ42とチューニング用コンデンサ43,44は、容量素子を構成している。
VCO4は、インダクタンス素子41と可変容量コンデンサ42のLC並列共振回路を備えており、このLC並列共振回路に対して更に、チューニング用の選択用スイッチS11付き粗調整用コンデンサ43が並列接続され、かつチューニング用の選択用スイッチS12付き微調整用コンデンサ44も並列接続されている。選択用スイッチS11及びS12は、粗調整用コンデンサ43と微調整用コンデンサ44とにそれぞれ直列接続されており、そのオンによってLC並列共振回路に対して電気的に並列接続することになる。選択用スイッチS11及びS12は、例えばスイッチ用トランジスタで構成されている。
【0020】
VAT回路6は、基準クロックREFCLK及びこの基準クロックを所定の単位時間ずつ順次遅延した遅延クロックとVCO4の発振出力とをデジタル位相比較することにより、VCO4の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて容量素子としてのチューニング用コンデンサ43,44の並列接続数を制御し、VCO4の出力の位相を基準クロックの位相に近づけるようにVCO4の発振周波数を制御する機能を有している。
【0021】
位相比較器1は、VCO4の発振出力と基準クロックREFCLKとをアナログ位相比較することにより、その比較結果に基づいて可変容量素子42を制御し、VCO4の発振出力の位相が基準クロックの位相に一致するようにVCO4の発振周波数を制御する機能を有している。
【0022】
図1では、簡略化のために粗調整用コンデンサ43として1つのみ図示しているが、実際には粗調整用コンデンサ43は例えば20〜40個程度の複数の選択用スイッチ付きコンデンサ43-1〜43-nが並列接続されて構成されており、各選択用スイッチがオンすることで適宜の数のコンデンサが共振回路に電気的に並列接続される(図2参照)。同様に、微調整用コンデンサ44についても1つのみ図示しているが、実際には微調整用コンデンサ44としては例えば20〜40個程度の複数の選択用スイッチ付きコンデンサ44-1〜44-mが並列接続されて構成されており、各選択用スイッチがオンすることで適宜の数のコンデンサが共振回路に電気的に並列接続される(図2参照)。
【0023】
なお、図1のスイッチS1〜S4及びS11,S12の状態は、デジタルPLL回路が動作しかつ粗調整用コンデンサ43が調整されている状態を示している。
チューニング用の選択スイッチ群S11及び選択スイッチ群S12による粗調整用コンデンサ群43及び微調整用コンデンサ群44それぞれの必要なコンデンサ数の選択制御は、VAT回路6によって行われる。
【0024】
次に、図1の動作を説明する。
図1において、最終的にはアナログPLL回路でVCO4を制御して所望の発振周波数を生成させるが、電源投入時にはまずデジタルPLL回路でVCO4を制御して事前に所望の発振周波数に近づける制御を行い、所望の発振周波数に近づいたところでアナログPLL回路に切り替え、アナログPLL回路によって所望の発振周波数にロックアップさせるようにしている。
【0025】
デジタルPLL回路動作における発振周波数の制御は、まず、VAT回路6にて基準クロックREFCLKに基づく初期値がVAT回路6に与えられ、VAT回路6から位相比較結果として出力されるチューニング用コンデンサの数に対応した制御信号をVCO4に供給し、チューニング用コンデンサ43,44のオン又はオフを制御することによって所望の発振周波数に近づける制御が行われる。そして、前述したように、デジタルPLL回路がロックアップした後にアナログPLL回路動作による発振周波数の制御が行われる。
【0026】
アナログ位相比較器1は、分周器5を介してVCO4の発振信号に対して分周された分周信号と図示しない水晶発振回路のような基準発振器からの精度の高い基準発振信号REFCLKの位相を比較して位相差(又は周波数差)に応じた電圧を出力する。チャージポンプ2は位相比較器1の出力に応じて動作し、チャージポンプ2によってループフィルタ3の容量素子がチャージアップまたはディスチャージされてVCO4の発振制御電圧Vctrlが生成されてVCO4に供給され、制御電圧Vctrlにより可変容量コンデンサ42の容量値を制御することによってVCO4が所望の所定の周波数で発振動作される。
【0027】
半導体集積回路で使用される最近のVCOにおいては、可変周波数範囲として例えば1GHz〜4GHzの広い周波数範囲となっており、この広い周波数範囲を制御するのに必要な電圧幅は1V前後の狭いものとなっている。
【0028】
図3は本実施形態で使用されるデジタルPLL回路におけるVCOの入出力特性(制御電圧対発振周波数の関係)を示している。横軸に制御電圧の可変範囲を、縦軸にVCO発振周波数をとると、制御電圧が0〜1Vの範囲内の例えば0.5Vの制御電圧で、チューニング用コンデンサの並列接続数を増減することにより、VCO発振周波数の周波数レンジを段階的に変化させることができる。コンデンサの並列接続数を増すほど容量Cが大きくなるため、VCOの発振周波数を1〜4GHzの範囲で段階的に減少させることができる。
【0029】
次に、デジタルPLL回路によるVCOの発振周波数の調整について説明する。
デジタルPLL回路の制御では、幾つのチューニング用コンデンサを並列に接続するかを決めて、VCO4の内部のLC共振回路で電気的に接続(オン)するコンデンサの数をセットアップすることが必要になる。
【0030】
そのためには、基準クロックREFCLKの位相に対してVCO発振出力がどれくらい進んでいるか遅れているかを検出し、粗調整用コンデンサと微調整用コンデンサを含む複数のチューニング用コンデンサの何個までを各選択用スイッチによってオンするかを決めて、発振周波数の制御を行うことになる。
【0031】
基準クロックREFCLKに対してVCO発振パルスの位相の遅れ又は進みを検出するには、基準クロックREFCLKの周期を例えば16等分に分割して、基準クロック1周期における16分割した時間位置(遅延時間位置に相当する)をNo.1〜16とし、VCO発振パルスの例えば立上りのタイミングが基準クロック1周期における時間位置No.1〜16のどの位置に対応しているか(図5ではNo.12の位置に対応している)を検出することによって、その遅延時間分だけVCO発振パルスの位相を進めるように発振周波数を制御すればよいことになる。具体的には、VCO発振パルスの位相を進めるには、発振周波数を高くするように、オンするコンデンサの数を制御すればよい。VCOの発振周波数を高くするには、VCO内のLC並列共振回路の周波数を高くするために、オンするコンデンサの数を少なくすればよい。反対に、VCOの発振周波数を低くするには、VCO内のLC並列共振回路の周波数を低くするために、オンするコンデンサの数を多くすればよい。
【0032】
図4はVAT回路の構成の一例を示し、図5は図4のVAT回路によるVCO出力の位相(又は周波数)制御の一例のタイミングチャートを示している。
図4に示すVAT回路6は、基準クロックREFCLKの波形の1周期の期間の分割数(例えば16)に対応した16個のディレー回路D1〜D16を直列接続し、その直列接続された16個のディレー回路D1〜D16の入力端子61に基準クロックREFCLKを入力し、もう一方の入力端子62にVCO6からの発振パルスを入力する。Delay1〜Delay16は、基準クロックREFCLKの1周期を16等分した単位時間ずつ基準クロックREFCLKから順次遅延した遅延クロックを示している。入力端子61に直列接続した16個のディレー回路D1〜D16の直列接続ラインL1と、入力端子62に接続したVCO出力ラインL2との間における、各ディレー回路D1〜D16の入力端にDフリップフロップDFF1〜DFF16のD入力端を接続し、VCO出力ラインL2にDFF1〜DFF16の各クロック入力端を接続し、16個のDFF1〜DFF16の各Q出力端Q1〜Q16から出力される信号がハイレベルかローレベルかを検出することによってVCO発振パルスの立上りの位相が基準クロックREFCLKの位相位置No.1〜16(図5の基準クロックREFCLKを参照)のどの位置に該当するかを検出できるように構成してある。例えば、16個のDFF1〜DFF16の16個のQ出力端Q1〜Q16の出力レベルのパターンを見て、ハイレベルからローレベルに変わるQ出力タイミングが遅延時間位置(図5では遅延位置12)として検出することができる。
【0033】
VCO発振パルスの立上り位置が遅延時間位置No.12であることが検出されれば、VAT回路6は位相遅れ量12を解消するようにチューニング用コンデンサのオン数をセットアップする制御を行う。
【0034】
今、発振周波数の段階(周波数レンジ)を8ビットで表現すると、0〜255までの256段階表現することができる。この256段階の発振周波数をチューニング用コンデンサのオンオフで実現しようとすると、チューニング用コンデンサを256個並列形態で並べ、256段階の発振周波数に対応できるように256個の選択用スイッチを制御する必要がある。このことは256本の制御線が必要であることも意味している。
【0035】
このような多数本の制御線数を解消するには、容量の大きい粗調整用コンデンサとその数分の1の容量の微調整用コンデンサを用意し、電源投入時等においてはデジタルPLL回路のVAT回路6の制御によって、8ビットで表現される周波数段階のうち、目的周波数に近づくまではチューニング用コンデンサを全てオフの状態から初期値に対応した粗調整用及び微調整用のコンデンサを必要数ずつオンして目標周波数に段階的に近づける。このとき、デジタルPLL回路による位相差検出に基づいて初期値に対応した目標周波数により近づけるために粗調整用コンデンサの所定数のほかに微調整用コンデンサを所定数オンし、デジタルPLL回路が目標に近い周波数で安定したところで、デジタルPLL回路切替えスイッチ (S3,S4)のオンからアナログPLL回路切替えスイッチ(S1,S2)のオンへ切り替えることによって、アナログPLL回路への切り替えが行われる。アナログPLL回路では、デジタルPLL回路でのチューニング用コンデンサのオン状態が維持されたままの状態でアナログPLL回路が動作し、アナログ位相比較器1の位相比較動作によって生成される制御電圧VctrlでVCO4内の可変容量コンデンサ42の容量値が連続的に可変されて、VCO発振周波数は基準クロックREFCLKに対応した目標周波数に一致するように制御される。
【0036】
図6はチューニング用コンデンサの制御概念の一例を示す図である。
図6は、粗調整用コンデンサを例えば8個、微調整用コンデンサを例えば8個で構成した場合を示している。微調整用コンデンサを粗調整時にも粗調整用コンデンサとして制御を行う。
【0037】
本実施形態では、粗調整用のコンデンサを微調整用のコンデンサのn倍(nは正の整数)倍の大きさ(即ち容量)にし、微調整用のコンデンサn個を1つの粗調整用コンデンサとして制御を行なう。なお、微調整用のコンデンサの総数のうちの任意の数を1つの粗調整用コンデンサとして制御することも可能である。
【0038】
微調整用コンデンサは所定の単位容量、例えば1fF(フェムトファラッド)を有し、微調整用コンデンサ(=1fF)の1個分を、×1サイズまたはCAP×1サイズと表現する。一般的には、コンデンサとしての面積はコンデンサ容量に比例したものとなる。1つの粗調整用コンデンサを1つの微調整用コンデンサのn倍の容量、例えば8倍の容量(=8fF)を有したものとすると、これを×8サイズまたはCAP×8サイズと表現する。
【0039】
図6で、符号M1は4つの粗調整用コンデンサ43-1〜43-4をそれぞれオンオフ制御するための4本の制御線を示し、符号M2は粗調整時に8つの微調整用コンデンサ44-1〜44-8を1つの粗調整用コンデンサ(又は微調整用コンデンサを2つずつ1つの粗調整用コンデンサ)として使用するときの4本の制御線を示している。また、符号M3は微調整時に8つの微調整用コンデンサ44-1〜44-8をそれぞれオンオフ制御するための8本の制御線を示している。なお、微調整用コンデンサ44-1〜44-8を2つずつ組(44-1,44-2),(44-3,44-4),(44-5,44-6),(44-7,44-8)としているのは、2つの微調整用コンデンサで1組とすることにより、各組を×2サイズ(またはCAP×2サイズ)の1つのコンデンサとして扱えるようにし、これによって各組ごとに粗調整用コンデンサとして別々に制御することも可能であると共に粗調整時に使用する制御線を8本とせずに4本に少なくすることも可能にしたものである。
【0040】
図7はチューニング用コンデンサの制御概念の他の例を示す図であり、図8は図7の制御動作を説明する図である。
図7において、VAT回路6には、×8サイズの28個の粗調整用コンデンサがそれぞれ28本の制御線r1〜r28を用いて接続されており、かつ×1サイズの31個の微調整用コンデンサがそれぞれ31本の制御線u1〜u31を用いて接続されている。31個の微調整用コンデンサのうちの実線枠50で囲んだ8個の微調整用コンデンサは粗調整時に1つの粗調整用コンデンサとしても制御可能となっている。つまり、この実線枠50で囲んだ8個の微調整用コンデンサは微調整時には微調整用の×1サイズコンデンサとして8本の制御線それぞれで個別に制御可能であると共に、粗調整時には1本の制御線r29を用いて×8サイズの粗調整用コンデンサとして制御可能である。なお、図7では、1本の制御線r29を用いて×8サイズの粗調整用コンデンサとして制御し得る1組の8個の微調整用コンデンサについて示してあるが、他の23個の微調整用コンデンサの中から8個ずつ1組として幾つかの組を形成して、各組毎に1本の制御線を用いて×8サイズの粗調整用コンデンサとしても制御可能なように構成してもよい。
【0041】
ところで、このようなチューニング用コンデンサを用いた半導体集積回路では、チューニング用コンデンサのオンする個数が増えるほどVCO4(図2及び図3参照)の発振周波数は低くなる。しかし、デジタルPLL回路動作において、VCO発振周波数が段階的に下がっていかなければならないのに急に周波数が増加する方向に飛んでしまうことが起きると、今までオンしていたコンデンサが一気に初期化してオフしてしまう(1周期回ってしまう)サイクルスリップと呼ばれる現象が生じることがある。このようなサイクルスリップは、基準クロックに対してVCO発振出力が余りにも遅れすぎて位相差が増大したなどに起因して生じる。すなわち、サイクルスリップは、VCO周波数可変範囲を越えるような制御できないところに発振周波数を制御しようとしたときに生じ、基準クロックに対してVCO発振出力の位相を合わせるように周波数を下げようとしても周波数制御の範囲を越えているので、周波数を下げることができず、周期が1つ回ることによって起きる現象である。
【0042】
実際に制御できる周波数範囲は、図7の例で言えば、実線枠50に示した×1サイズの8個の微調整用コンデンサの×8サイズとしての制御を考えなければ、×8サイズでは28個分の範囲しか制御できないし、×1サイズでは31個分の範囲しか制御できない。×8,×1サイズの2段階の周波数制御において、×8サイズの制御と×1サイズの制御を順に行っていくと、それぞれのサイズごとに周波数の可変範囲を持っているので、各サイズごとの制御につき可変範囲を越えて制御しようとしたとき、サイクルスリップが起きる。
【0043】
従って、×8,×1サイズの2段階の周波数制御においては、実線枠50に示した×1サイズの8個の微調整用コンデンサの×8サイズとしての制御を考えなければ、×8,×1サイズのそれぞれの周波数可変範囲の端の方で制御失敗を生じることになる。より具体的には、次に説明する図8の制御動作例では、周波数可変範囲の制御ステップ0から255へ向かう方向、即ち周波数を下げる方向に周波数を可変していくときに×8,×1サイズのそれぞれの周波数可変範囲の終端ステップ224,255を越えて制御しようとしたときに28個分の×8サイズの周波数可変範囲における28個目の8ステップ分,及び、31個分の×1サイズの周波数可変範囲における31個目の1ステップ分で、制御失敗を生じる可能性が最も大きくなる。
【0044】
次に、図8を参照して図7に示した本発明の実施形態におけるチューニング用コンデンサの制御動作を説明する。
ここでの図7に関する制御動作は、上述した×8サイズの粗調整用コンデンサの28個目の8ステップ分における制御失敗を回避するための対策として実現し得るものである。そのために、微調整用コンデンサn個を粗調整時に1個の粗調整用コンデンサとして制御し得るようにする。ここでは図7に対応してn=8として説明する。
【0045】
図8で、横方向に示すVCO周波数可変範囲(チューニング用コンデンサの制御個数で決まる)を、28個の×8サイズの粗調整用コンデンサ(但し、符号50にて示す8個の×1サイズの微調整用コンデンサも1個分の粗調整用コンデンサとして加わる)と31個の×1サイズの微調整用コンデンサを有した59個のチューニング用コンデンサをオンオフ制御することによって、例えば2GHz〜4GHzの周波数範囲を8ビット即ち0〜255の256段階での制御動作として表している。
【0046】
図8では、図7に示したように粗調整時には28個分の×8サイズの粗調整用コンデンサに対してもう1つの粗調整用コンデンサを追加できる構成となっている。この追加分の1つの粗調整用コンデンサは、31個分の×1サイズの微調整用コンデンサのうちから実線枠50にて示す8個分の微調整用コンデンサを1本の粗調整用制御線r29を用いてVAT回路6によって1つの粗調整用コンデンサとしても制御可能としたものである。
【0047】
粗調整時は28個+1個目の29個の粗調整用コンデンサが制御可能であり、微調整時には31個の微調整用コンデンサが制御可能となっている。
59個(単位コンデンサ255個分相当)の全てのチューニング用コンデンサがオフした状態(VCO発振周波数が例えば4GHz)から59個全てのチューニング用コンデンサをオンした状態(VCO発振周波数が例えば2GHz)とする過程を見る。
【0048】
図8(a)は×サイズ制御成功時を示す図であり、図8(b)は×8サイズ制御失敗時(但し、×1サイズ8個分にて制御失敗を回避した時)を示す図である。
まず、28個の×8サイズの粗調整用コンデンサを順次にオンすることによってVCO発振周波数を最大4GHzから下げていく。目標とする発振周波数が2GHzの周波数である場合には、まず粗調整の指示が図示しない制御部より出されると、VAT回路6は29本の粗調整用制御線r1〜r29を用いて、28個の×8サイズの粗調整用コンデンサを順次にオンしていき更に粗調整可能な領域として拡張されている28+1個目までオンすることが可能である。
【0049】
ここで、×8サイズ制御の成功時は、図8(a)に示すように×8サイズの粗調整用コンデンサが29個目までオンすることができる。そして、微調整時に移行した後は、×1サイズの31個の微調整用コンデンサを最初から開始して31個目まで個別に制御し、オンさせることができる。一方、×8サイズ制御の失敗時は、図8(b)に示すように×8サイズの粗調整用コンデンサの28個目までオンし、符号50にて示す29個目の粗調整用コンデンサ(=×1サイズの微調整用コンデンサ8個分)が制御ミスによりオンできなかった場合(これは粗調整可能な29個の粗調整用コンデンサによる周波数可変範囲を越えて制御しようとしているためである)、次の微調整時には粗調整時に粗調整用として用いられていた8個分の微調整用コンデンサはそれぞれ個別に微調整用コンデンサとしてオンすることが可能である。
【0050】
つまり、29個目の×8サイズの粗調整用コンデンサ(=×1サイズの微調整用コンデンサ8個分)は制御失敗として、次の31個の×1サイズの微調整用コンデンサの制御に入る。そして、31個の×1サイズの微調整用コンデンサの制御においては、31本の制御線u1〜u31を用いて、31個の×1サイズの微調整用コンデンサのうちの粗調整時に用いた8個分の微調整用コンデンサ(制御失敗したもの)も含めて微調整時に制御可能であるので、31個分の×1サイズの微調整用コンデンサを制御することによって、31個分を1つずつオンさせて発振周波数を下げていくことができ、発振周波数を目標の2GHzの近く又は2GHzに制御して設定することができる。
【0051】
このようにして、×1サイズの8個分による粗調整用コンデンサについては制御失敗であっても、×8サイズの28個の粗調整用コンデンサについては28個とも失敗なくオンさせることができ、かつ31個の微調整用コンデンサのうち粗調整用として用いた8個の微調整用コンデンサも再び微調整用として周波数制御に用いることができるため、×8サイズ制御失敗を回避できると共にチューニング用コンデンサの数を必要数以上に増やすことなく有効に利用できる。
【0052】
なお、以上述べた例えばVAT制御値で0〜255まで制御する場合について説明したが、例えばVAT制御値で0〜19まで制御する場合には×8サイズの粗調整用コンデンサを2個オンし、次に×1サイズの微調整用コンデンサを3個オンする制御が行われる。
【0053】
ここで、図7及び図8の本発明の実施形態と対比するために、図10及び図11を参照して、従来のチューニング用コンデンサの制御動作について説明する。
図10は従来のチューニング用コンデンサの制御概念を示す図であり、図11は図10の制御動作を説明する図である。
【0054】
図10において、VAT回路6には、×8サイズの28個粗調整用コンデンサがそれぞれ28本の制御線r1〜r28を用いて接続されており、かつ×1サイズの31個の微調整用コンデンサがそれぞれ31本の制御線u1〜u31を用いて接続されている。図10では図7の本発明の実施形態のように、31個の微調整用コンデンサのうちの8個分の微調整用コンデンサが粗調整時に1つの粗調整用コンデンサとして制御可能な構成とはなっていない。
【0055】
図11において、×8,×1サイズの2段階の周波数制御においては、59個(単位コンデンサ255個分相当)の全てのチューニング用コンデンサがオフした状態(この状態でのVCO発振周波数は例えば4GHz)から全てのチューニング用コンデンサがオンした状態(この状態でのVCO発振周波数は例えば2GHz)とする過程を見ると、まず28個の×8サイズの粗調整用コンデンサを順次にオンしていくことによって4GHzから段階的に周波数を順次に下げていく。なお、VCO周波数可変範囲は、スケーリング用コンデンサの制御個数で決まる。
【0056】
×8サイズの粗調整用コンデンサのオン数が28個未満(27個以下)で済む制御(例えば目標周波数が約1.72GHz未満の制御)である場合は、そのうちの1つのコンデンサが制御ミスによりオンせず制御失敗となっても28個目までの1つ(例えば最後の28個目)のコンデンサをオンしたり或いは31個の×1サイズの微調整用コンデンサを必要な数だけオンすることで、目標とする必要な発振周波数に近づけた制御をすることができる。
【0057】
図11(a)は×8サイズ制御成功時を示す図であり、図11(b)は×8サイズ制御失敗時を示す図である。
目標とする発振周波数が2GHzの周波数である場合に、×8サイズ制御成功時は、図11(a)に示すようにまず28個の×8サイズの粗調整用コンデンサを順次にオンしていき28個目までオンした後、次の31個の×1サイズの微調整用コンデンサの制御に入り、31個の×1サイズの微調整用コンデンサを順次オンさせ31個を全てオンさせる。
【0058】
しかしながら、目標とする発振周波数が2GHzの周波数である場合には、図11(b)に示すようにまず28個の×8サイズの粗調整用コンデンサを順次にオンしていき28個目までオンすべきところを27個目までオンし、28個目が制御ミスによりオンできなかった場合、28個目の×8サイズの粗調整用コンデンサは制御失敗として、次の31個の×1サイズの微調整用コンデンサの制御に入る。
【0059】
そして、31個の×1サイズの微調整用コンデンサの制御においては、31個の×1サイズの微調整用コンデンサをオンさせることによって、制御失敗の1個の粗調整用コンデンサを除く27個の×8サイズの粗調整用コンデンサと、31個の×1サイズの微調整用コンデンサとをオンさせる。しかし、×8サイズ1個分の制御失敗コンデンサの容量をオンさせることができなかったために、目標の発振周波数が2GHzである場合にはこの目標を達成することができない結果となる。つまり、図11の「×8サイズ制御失敗」の図に示すように×1サイズを全てオンしても周波数が下がらなくなってしまう。従って、×1サイズの微調整用コンデンサによる周波数制御についても目標の発振周波数を得られないという点で制御失敗となる。
【0060】
図9は図7のチューニング用コンデンサの制御個数の初期位置(初期値)をVCOの発振周波数の可変範囲の中央の位置に定めた際のチューニング用コンデンサの制御動作を説明する図である。
【0061】
VAT回路6によるVCO発振周波数の制御開始時の制御初期値(スタート位置)を、図8では0としているが、図9ではVCOの発振周波数可変範囲の中央の位置、すなわち×8サイズの粗調整用コンデンサの制御範囲の中央位置(コンデンサ個数127の位置)に定めて、その位置より周波数を上げる方向(図示右方向)又は周波数を下げる方向(図示左方向)に制御してもよい。図9の制御のスタート位置(初期値)を変えるということは、周波数を下げる方向、周波数を上げる方向の両方に それぞれ×8サイズのコンデンサと×1サイズのコンデンサを、制御上の区分として(基板上のコンデンサ配置ではなくて)各方向にそれぞれ×8と×1の両サイズを組み合わせて区分けする(割り当てる)ことを意味している。このようにスタート位置を定めると、スタート位置から左方向に112個の×8サイズの粗調整用コンデンサをオンオフし、さらに16個の×1サイズの微調整用コンデンサをオンオフする2段階制御を行っても、図8と同様に粗調整区間に生じるサイクルスリップに起因した制御失敗を回避することができる。同様に、スタート位置から右方向に112個の×8サイズの粗調整用コンデンサをオンオフし、さらに16個の×1サイズの微調整用コンデンサをオンオフする2段階制御を行っても、図8と同様に粗調整区間に生じるサイクルスリップに起因した制御失敗を回避することができる。但し、図9の制御は、周波数を下げたり上げたりする制御動作が、127番目のステップまで周波数制御が済んでおり、127番目のステップから周波数を上げたり下げたりする制御を再び開始するような場合に用いて有効である。
【0062】
なお、本発明によるサイクルスリップを回避可能な構成を用いれば、VAT回路6によるVCO発振周波数の制御開始時の制御ステップのスタート位置は、VCOの発振周波数可変範囲の任意の位置に設定して2段階制御を行っても、サイクルスリップに起因した制御失敗に関する問題は生じることがない。
【0063】
本発明の実施形態によれば、異なったサイズのコンデンサを切り替えることによって、粗調整と微調整を切り替えて発振周波数を調整する際に、粗調整区間に発生するサイクルスリップに起因して発振回路の周波数可変範囲が狭くなるのを防ぐことができるデジタルPLL回路及びこれを搭載した半導体集積回路を提供することが可能となる。
【符号の説明】
【0064】
1…位相比較器(第2の位相比較部)
4…電圧制御発振器(発振回路)
6…VAT回路(第1の位相比較部)
10…半導体集積回路
41…インダクタンス素子
42…可変容量コンデンサ
43…粗調整用コンデンサ(チューニング用コンデンサ)
44…微調整用コンデンサ(チューニング用コンデンサ)
【特許請求の範囲】
【請求項1】
インダクタンス素子と容量素子とを有しLC値に応じた周波数で発振するものであって、前記インダクタンス素子に対して並列接続される前記容量素子の数を変えて発振周波数が制御される発振回路と、基準クロック及び該基準クロックを所定の単位時間ずつ順次遅延した遅延クロックと前記発振回路の発振出力とをデジタル位相比較することにより、前記発振回路の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて前記容量素子の並列接続数を制御し、前記発振回路の出力の位相を前記基準クロックの位相に近づけるように前記発振回路の発振周波数を制御する位相比較部とを具備し、
前記容量素子は、
前記インダクタンス素子に対して並列接続可能な所定容量の少なくとも1つの粗調整用コンデンサと、
前記粗調整用コンデンサに対して並列接続可能な複数の微調整用コンデンサであって、各微調整用コンデンサは前記粗調整用コンデンサの1つの容量の1/n(nは正の整数)の容量を有し、粗調整時に前記複数の微調整用コンデンサのうちの所定数の微調整用コンデンサが1つの粗調整用コンデンサとして制御される複数の微調整用コンデンサとを備えたことを特徴とするデジタルPLL回路。
【請求項2】
前記所定数の微調整用コンデンサは、n個の微調整用コンデンサであることを特徴とする請求項1に記載のデジタルPLL回路。
【請求項3】
前記粗調整用コンデンサと前記微調整用コンデンサによる2段階の周波数制御を行う際に、前記粗調整用コンデンサの制御から前記微調整用コンデンサの制御に移行するときに前記粗調整用コンデンサに生じるサイクルスリップに起因した制御失敗を、粗調整時に用いた前記所定数の微調整用コンデンサを微調整時に再制御することにより、解消することを特徴とする請求項1又は2に記載のデジタルPLL回路。
【請求項4】
前記粗調整用コンデンサと前記微調整用コンデンサによる2段階の周波数制御を行う際に、制御開始時の制御初期値を、前記発振回路の発振周波数可変範囲の任意の位置に定め、その位置より周波数を上げる方向又は周波数を下げる方向に制御することを特徴とする請求項1乃至3のいずれか1つに記載のデジタルPLL回路。
【請求項5】
請求項1乃至4のいずれか1つに記載のデジタルPLL回路と、
前記発振回路のインダクタンス素子に対して並列接続される可変容量素子と、前記発振回路の発振出力と前記基準クロックとをアナログ位相比較することにより、その比較結果に基づいて前記可変容量素子を制御し、前記発振回路の発振出力の位相が前記基準クロックの位相に一致するように前記発振回路の発振周波数を制御する第2の位相比較部とを備えたアナログPLL回路と、
前記デジタルPLL回路が予め設定した初期値の発振周波数にロックアップしたときに、前記アナログPLL回路によるロックアップに導くために前記アナログPLL回路に切り替える切替え手段と、
を具備したことを特徴とする半導体集積回路。
【請求項1】
インダクタンス素子と容量素子とを有しLC値に応じた周波数で発振するものであって、前記インダクタンス素子に対して並列接続される前記容量素子の数を変えて発振周波数が制御される発振回路と、基準クロック及び該基準クロックを所定の単位時間ずつ順次遅延した遅延クロックと前記発振回路の発振出力とをデジタル位相比較することにより、前記発振回路の出力の位相の進み又は遅れの量を検出し、その検出量に基づいて前記容量素子の並列接続数を制御し、前記発振回路の出力の位相を前記基準クロックの位相に近づけるように前記発振回路の発振周波数を制御する位相比較部とを具備し、
前記容量素子は、
前記インダクタンス素子に対して並列接続可能な所定容量の少なくとも1つの粗調整用コンデンサと、
前記粗調整用コンデンサに対して並列接続可能な複数の微調整用コンデンサであって、各微調整用コンデンサは前記粗調整用コンデンサの1つの容量の1/n(nは正の整数)の容量を有し、粗調整時に前記複数の微調整用コンデンサのうちの所定数の微調整用コンデンサが1つの粗調整用コンデンサとして制御される複数の微調整用コンデンサとを備えたことを特徴とするデジタルPLL回路。
【請求項2】
前記所定数の微調整用コンデンサは、n個の微調整用コンデンサであることを特徴とする請求項1に記載のデジタルPLL回路。
【請求項3】
前記粗調整用コンデンサと前記微調整用コンデンサによる2段階の周波数制御を行う際に、前記粗調整用コンデンサの制御から前記微調整用コンデンサの制御に移行するときに前記粗調整用コンデンサに生じるサイクルスリップに起因した制御失敗を、粗調整時に用いた前記所定数の微調整用コンデンサを微調整時に再制御することにより、解消することを特徴とする請求項1又は2に記載のデジタルPLL回路。
【請求項4】
前記粗調整用コンデンサと前記微調整用コンデンサによる2段階の周波数制御を行う際に、制御開始時の制御初期値を、前記発振回路の発振周波数可変範囲の任意の位置に定め、その位置より周波数を上げる方向又は周波数を下げる方向に制御することを特徴とする請求項1乃至3のいずれか1つに記載のデジタルPLL回路。
【請求項5】
請求項1乃至4のいずれか1つに記載のデジタルPLL回路と、
前記発振回路のインダクタンス素子に対して並列接続される可変容量素子と、前記発振回路の発振出力と前記基準クロックとをアナログ位相比較することにより、その比較結果に基づいて前記可変容量素子を制御し、前記発振回路の発振出力の位相が前記基準クロックの位相に一致するように前記発振回路の発振周波数を制御する第2の位相比較部とを備えたアナログPLL回路と、
前記デジタルPLL回路が予め設定した初期値の発振周波数にロックアップしたときに、前記アナログPLL回路によるロックアップに導くために前記アナログPLL回路に切り替える切替え手段と、
を具備したことを特徴とする半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−252181(P2010−252181A)
【公開日】平成22年11月4日(2010.11.4)
【国際特許分類】
【出願番号】特願2009−101210(P2009−101210)
【出願日】平成21年4月17日(2009.4.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年11月4日(2010.11.4)
【国際特許分類】
【出願日】平成21年4月17日(2009.4.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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