位相同期回路及びこれを用いた受信機
【課題】フラクショナルスプリアスの発生しない位相同期回路を提供する。
【解決手段】第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路において、第１の分数の分母と第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、最小公倍数と同じ信号数の多相信号が取り出し可能であって多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、多相信号の１つが出力信号として出力される制御発振器１２０と、出力信号と基準信号との間の周波数差及び位相差をデジタル信号に変換する変換部１１６と、デジタル信号に基づいて、基準信号の周期毎に、次の周期において基準信号と位相が一致する信号を多相信号から順次選択する信号選択部１４０とを具備する。
【解決手段】第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路において、第１の分数の分母と第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、最小公倍数と同じ信号数の多相信号が取り出し可能であって多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、多相信号の１つが出力信号として出力される制御発振器１２０と、出力信号と基準信号との間の周波数差及び位相差をデジタル信号に変換する変換部１１６と、デジタル信号に基づいて、基準信号の周期毎に、次の周期において基準信号と位相が一致する信号を多相信号から順次選択する信号選択部１４０とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）方式の位相同期回路及びこれを用いた受信機に関する。
【背景技術】
【０００２】
位相同期回路は、基準信号の周波数に所望の比率を乗じて得られる対象信号と周波数及び位相が同期（ロック）した出力信号を得るために用いられる。位相同期回路は、一般的にＰＬＬ（Phase Locked Loop）として構成される。典型的なＰＬＬは、与えられる制御電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）と、基準信号と上記ＶＣＯの出力信号との間の位相差を検出するアナログ位相検出器と、上記アナログ位相検出器の出力信号から不要波を除去するアナログフィルタと、上記アナログフィルタの出力信号を増幅して上記制御電圧を生成する増幅器とを含む。
【０００３】
また、ＰＬＬは前述したアナログ方式に限らず、デジタル方式で構成してもよい。非特許文献１には、ＶＣＯと、基準信号及びＶＣＯの出力信号の間の周波数差及び位相差を検出して当該周波数差及び位相差に応じたデジタル検出信号を出力するＴＤＣ（Time to Digital Converter）と、上記デジタル検出信号を平滑化するフィルタ処理を行うデジタルフィルタと、上記デジタルフィルタの出力信号を変換してＶＣＯの制御電圧を生成するデジタル−アナログ変換器（ＤＡＣ）とを含む、デジタル方式のＰＬＬが記載されている。アナログ方式のＰＬＬは外付けのキャパシタを用いて構成されるアナログフィルタを用いるが、デジタル方式のＰＬＬは上記アナログフィルタをオンチップのデジタルフィルタに置き換えることができる。従って、デジタル方式のＰＬＬはアナログ方式のＰＬＬに比べて小面積で構成することができることが知られている。
【０００４】
しかしながら、ＴＤＣは周波数差及び位相差をデジタル検出信号に変換するため、量子化雑音が発生する。ＴＤＣの分解能は有限であるため、ロック（同期）状態であっても、１ＬＳＢ（Least Significant Bit）に相当する量子化雑音が発生するおそれがある。上記量子化雑音のＰＬＬ出力までの伝達関数は低域通過型であり、カットオフ周波数はループ帯域に依存する。一方、ＶＣＯで発生する位相雑音のＰＬＬ出力までの伝達関数は高域通過型であって、カットオフ周波数はループ帯域に依存する。従って、量子化雑音を除去するためにループ帯域を狭く設定すると、ＶＣＯの位相雑音が除去されにくくなる。一方、ＶＣＯの位相雑音を除去するためにループ帯域を広く設定すると、量子化雑音が除去されにくくなる。
【０００５】
特許文献１には、周波数同期のためのデジタルループと、位相同期のためのアナログループとを備えた２重ループ方式のＰＬＬが記載されている。特許文献１記載のＰＬＬは、デジタルループのループ帯域を狭くすることにより量子化雑音を除去すると共に、アナログループのループ帯域を比較的広くすることによりＶＣＯの位相雑音を除去する。
【特許文献１】特開２００４−３１２７２６号公報
【非特許文献１】R. Staszewski, "ALL-Digital PLL and Transmitter for Mobile Phones", IEEE J. of Solid-State Circuits Vol. 40, No. 12, DEC 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、対象信号と基準信号との間の周波数比率が整数であれば、分周比が当該周波数比率に一致する整数分周器を用いて比較的容易にＰＬＬを構成できる。しかし、近年の技術的要請を鑑みると、上記周波数比率は整数だけでなく分数にも拡大されることが望ましい。例えば、フラクショナルＮ−ＰＬＬは、可変分周器の分周比（整数）を２値以上の間で切り替えることにより擬似的に分数値の分周比を実現している。
【０００７】
フラクショナルＮ−ＰＬＬは、フラクショナルスプリアスと呼ばれる不要波が発生する問題がある。仮に、特許文献１記載の２重ループ方式のＰＬＬとフラクショナルＮ−ＰＬＬとを単に組み合わせたとしても、フラクショナルスプリアスの発生は避けられない。
【０００８】
従って、本発明はフラクショナルスプリアスの発生しない位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る位相同期回路は、第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を選択信号として前記多相信号から順次選択する信号選択部と、前記選択信号と前記基準信号との間の位相差を示すアナログ位相差信号を得るアナログ位相検出部と、前記アナログ位相差信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部とを具備する。
【００１０】
本発明の他の態様に係る位相同期回路は、第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を第１の選択信号として、当該第１の選択信号よりも位相の進んだ信号を第２の選択信号として、当該第１の選択信号よりも位相の遅れた信号を第３の選択信号として前記多相信号から順次選択する信号選択部と、前記第２の選択信号及び第３の選択信号のいずれか一方と前記基準信号との間の位相差を示す第１のアナログ信号と、前記第２の選択信号及び第３の選択信号のいずれか他方と前記第１の選択信号との間の位相差を示す第２のアナログ信号とを得るアナログ位相検出部と、前記第１のアナログ信号及び前記第２のアナログ信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部とを具備する。
【発明の効果】
【００１１】
本発明によれば、フラクショナルスプリアスの発生しない位相同期回路を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る位相同期回路は、ＦＣＷ（Frequency Command Word）生成部１１１、カウンタ１１２、デジタル位相周波数検出器１１３、デジタルフィルタ１１４、ロック検出器１１５、ＴＤＣ１１６、制御発振器１２０、アナログ位相検出器１３１、アナログフィルタ１３２、スイッチ１３３及び信号選択部１４０を有する。
【００１３】
ＦＣＷ生成部１１１、カウンタ１１２、デジタル位相周波数検出器１１３、デジタルフィルタ１１４、制御発振器１２０及びＴＤＣ１１６はデジタルループ１１０を構成する。デジタルループ１１０は、図１の位相同期回路がロック対象とする対象信号（以下、単にロック対象信号と称する）に対して後述する制御発振器１２０から出力される第１位相信号１１の周波数及び位相をロックさせるためのループである。
【００１４】
アナログ位相検出器１３１、アナログフィルタ１３２、スイッチ１３３、制御発振器１２０、信号選択部１４０はアナログループ１３０を構成する。アナログループ１３０は、デジタルループ１１０の作用によって達成されたロック状態を維持させると共に、デジタルループ１１０によって発生する量子化雑音及び制御発振器１２０の位相雑音を広帯域に亘って除去するためのループであって、望ましくはデジタルループ１１０よりも広いループ帯域が設定される。
【００１５】
即ち、図１の位相同期回路は、狭帯域のデジタルループ１１０及び広帯域のアナログループ１２０を組み合わせることによって、量子化雑音及び制御発振器１２０で発生する位相雑音を広帯域に亘って除去する。
【００１６】
ＦＣＷ生成部１１１は、基準信号１０に対するロック対象信号の周波数比率を指定するためのデジタルコードであるＦＣＷをカウンタ１１２に入力する。即ち、ロック対象信号の周波数は、基準信号１０の周波数に上記ＦＣＷを乗じて得られる値に等しい。ＦＣＷは人為的または自動的に定められる。ＦＣＷは、整数部分だけでなく小数部分を含むことがある。
【００１７】
カウンタ１１２は、基準信号１０をクロック信号として利用し、ＦＣＷ生成部１１１から出力されるＦＣＷをカウントする。カウンタ１１２は、カウント値をデジタル位相周波数検出器１１３に入力する。
【００１８】
デジタル位相周波数検出器１１３は、後述するＴＤＣ１１６から入力されるデジタル信号をカウンタ１１２からのカウント値より減算し、ロック対象信号と第１位相信号１１との間の周波数差及び位相差を示すデジタル検出信号をデジタルフィルタ１１４及びロック検出器１１６に入力する。
【００１９】
デジタルフィルタ１１４は、デジタル位相周波数検出器１１３を平滑化するフィルタ処理を行ってデジタル制御信号を生成する。デジタルフィルタ１１４の周波数特性は、デジタルループ１１０のループ帯域及びロックアップ時間、制御発振器１２０の位相雑音特性等に影響するので、適宜設定されることが望ましい。デジタルフィルタ１１４は、デジタル制御信号を後述する制御発振器１２０のデジタル制御端子に与える。
【００２０】
制御発振器１２０は、複数段の増幅器を環状接続して構成されるいわゆるリングオシレータである。図１では、説明の簡単化のために制御発振器１２０は増幅器１２１、増幅器１２２、増幅器１２３及び増幅器１２４の計４段の増幅器を環状接続して構成されているが、制御発振器１２０を構成する増幅器の段数はこれに限られるものでない。制御発振器１２０は、デジタル制御端子とアナログ制御端子とを有する。制御発振器１２０の発振周波数（即ち、第１位相信号１１の周波数）は、デジタル制御端子に与えられるデジタル制御信号とアナログ制御端子に与えられるアナログ制御信号との組み合わせによって制御される。制御発振器１２０は増幅器の段数に応じた信号数の多相信号を取り出し可能であって、当該多相信号の周波数は共通（即ち、制御発振器１２０の発振周波数）である。図１の例であれば、制御発振器１２０は８相信号を取り出し可能であって、第１位相信号１１，第２位相信号１２，…，第８位相信号１８が取り出される。尚、図１において、第１位相信号１１，第２位相信号１２，…，第８位相信号１８は、位相が遅れている順に便宜的に番号を割り振って区別されている。また、第１位相信号１１は、第２位相信号１２に比べて位相がπ／４［rad］進んでおり、第８位相信号１８に比べて位相が７π／４［rad］進んでいる。即ち、ｉを７以下の整数とすると、第ｉ位相信号と第（ｉ＋１）位相信号との間の位相差は一定（＝２π／８［rad］＝π／４［rad］）である。制御発振器１２０から取り出された第１位相信号１１，…，第８位相信号１８はいずれも信号選択部１４０に入力される。また、第１位相信号１１はＴＤＣ１１６にも入力され、更に図１の位相同期回路の出力信号として出力される。
【００２１】
制御発振器１２０を構成する増幅器の段数は、ＦＣＷ生成部１１１が生成するＦＣＷの分解能によって決まる。仮に、次の数式（１）に示すように、ＦＣＷが２つ正の分数の和で表されるとする。
【数１】
【００２２】
数式（１）において、Ｌは０以上の整数、Ｊ、Ｋ及びＭは自然数を表す。また、一例として、Ｌ、Ｊ及びＫが固定値で、Ｍが可変値であってもよい。このとき、制御発振器１２０を構成する増幅器の段数は、Ｊ及びＫの最小公倍数ＬＣＭ｛Ｊ，Ｋ｝が奇数であればＬＣＭ｛Ｊ，Ｋ｝×Ｉ（Ｉは任意の自然数を表す）、上記最小公倍数ＬＣＭ｛Ｊ，Ｋ｝が偶数であればＬＣＭ｛Ｊ，Ｋ｝×Ｉ／２となる。換言すれば、上記段数はＪ、Ｋ及び２の最小公倍数を更に２で除した数を約数に含む。そして、制御発振器１２０からは上記最小公倍数を約数に含む信号数の多相信号を取り出す必要がある。
【００２３】
従って、制御発振器１２０を構成する増幅器の段数を最小化する場合（即ち、Ｉ＝１）、少なくとも段数×２の多相信号を取り出す必要がある。増幅器が平衡型差動増幅器であれば、各段の出力信号を単に取り出すことにより段数×２の多相信号を取り出すことができる。また、増幅器が単相増幅器またはシングルエンド型差動増幅器であれば各段の出力信号を取り出して更に２分岐させて、一方はそのまま取り出し、他方はインバータを介して取り出すことにより段数×２の多相信号を取り出すことができる。
【００２４】
ＴＤＣ１１６は、基準信号１０をクロック信号として利用し、基準信号１０と第１位相信号１１との間の周波数差及び位相差を示すデジタル信号を生成する。ＴＤＣ１１６は、例えば非特許文献１に示すような、インバータ遅延に基づいて位相差を検出する構成でよい。ＴＤＣ１１６は、上記周波数差及び位相差を示すデジタル信号を信号選択部１４０及びデジタル位相周波数検出部１１３に入力する。ＴＤＣ１１６が出力するデジタル信号は、例えばいわゆる温度計コード（thermometer code）である。
【００２５】
ロック検出器１１５は、デジタル位相周波数検出器１１３からのデジタル検出信号に基づいてロック状態の検出を行う。例えば、ロック検出器１１５は、上記デジタル検出信号の値が０であればロック状態を検出する。ロック検出器１１５は、ロック状態を検出するとスイッチ１３３をＯＮにしてアナログ制御信号の信号経路を確保し、アナログループ１３０を能動状態に移行させる。
【００２６】
信号選択部１４０は、基準信号１０をクロック信号として利用し、制御発振器１２０からの多相信号（図１における第１位相信号１１，…，第８位相信号１８）のうちいずれか１つをＴＤＣ１１６からのデジタル信号に基づき選択して、第１選択信号２１としてアナログ位相検出器１３１に入力する。ここで、上記第１選択信号は、基準信号１０の次の周期において当該基準信号１０と位相が一致する（即ち、立ち上がりエッジまたは立ち下がりエッジが一致する）信号である。
【００２７】
アナログ位相検出器１３１は、信号選択部１４０からの第１選択信号２１と基準信号１０との間の位相差を検出し、アナログ位相差信号としてアナログフィルタ１３２に入力する。アナログ位相検出器１３１の具体的構成は特に言及しないが、前述したように第１選択信号２１及び基準信号１０の位相は一致しているので、ＸＯＲゲートを利用した簡易な構成でよい。
【００２８】
アナログフィルタ１３２は、アナログ位相検出器１３１からのアナログ位相差信号を平滑化するフィルタ処理を行って、上記アナログ制御信号を生成する。アナログフィルタ１３２と制御発振器１２０のアナログ制御端子との間にはスイッチ１３３が設けられている。スイッチ１３３は、前述したようにロック検出器１１５によってＯＮ／ＯＦＦ制御される。即ち、デジタルループ１１０の作用によって第１位相信号１１がロック対象信号にロックしていれば、上記アナログ制御信号はスイッチ１３３を介して制御発振器１２０のアナログ制御端子に与えられる。
【００２９】
以下、信号選択部１４０を詳しく説明する。
信号選択部１４０は、符号化器１４１及びセレクタ１５０を有する。符号化器１４１は、基準信号１０をクロック信号として利用し、ＴＤＣ１１６からのデジタル信号に基づきセレクタ１５０を制御するための選択制御信号を生成する。ここで、選択制御信号は、基準信号１０の次の周期において当該基準信号１０と位相が一致する信号を指定するための信号である。そして、セレクタ１５０は、符号化器１４１からの選択制御信号に従って、第１選択信号２１を選択し、アナログ位相検出器１３１に入力する。
【００３０】
信号選択部１４０は、例えば図３に示すように構成される。図３において、セレクタ１５０は、ＡＮＤゲート１５１，…，１５８と、ＯＲゲート１６１，…，１６４，１７１とを有する。ＡＮＤゲート１５１，…，１５８には第１位相信号１１，…，第８位相信号１８が夫々入力されている。このとき、選択制御信号は、ＡＮＤゲート１５１，…，１５８に夫々１ビットずつ入力される計８ビットの信号である。符号化器１４１は、ＴＤＣ１１６からのデジタル信号（例えば温度計コード）に基づき、第１選択信号２１として指定すべき信号が入力されているＡＮＤゲートに対応するビットを「１」とし、それ以外のＡＮＤゲートに対応するビットを「０」とする選択制御信号（バブルコード）を生成する。そして、ＯＲゲート１６１，…，１６４，１７１によって８つのＡＮＤゲート１５１，…，１５８の出力信号の論理和が演算され、上記選択制御信号によって指定された１つの信号が第１選択信号２１として出力される。
【００３１】
基準信号１０の周波数が１ＭＨｚ（周期＝１／１［μsec］）であって、ＦＣＷが（８／１＋１／８）であるとする。このとき、ロック対象信号の周波数は６５／８ＭＨｚ（周期＝８／６５［μsec］）である。また、制御発振器１２０の最小時間分解能は、出力信号の周期（＝ロック対象信号の周期）を多相信号の信号数で除して得られる１／６５［μsec］である。即ち、基準信号１０の１周期は、上記最小時間分解能の６５個分に相当する。従って、図２に示すように、ある時点において基準信号１０の立ち上がりエッジと第１位相信号１１の立ち上がりエッジとが一致していれば、基準信号１０の次の立ち上がりエッジと第２位相信号１２の立ち上がりエッジとが一致する。以降も同様に、基準信号１０の立ち上がりエッジと、第１位相信号１１，…，第８位相信号１８のいずれかの立ち上がりエッジとが一致する。即ち、信号選択部１４０は、基準信号１０と位相の一致する第１選択信号２１を常に選択可能である。
【００３２】
また、数式（１）においてＭを可変値としても信号選択部１４０は基準信号１０と位相の一致する第１選択信号２１を常に選択可能である。例えば、基準信号１０の周波数が１ＭＨｚ（周期＝１／１［μsec］）であって、ＦＣＷが（１６／３＋Ｍ／５）であるとする。このとき、前述したように、制御発振器１２０を構成する増幅器の段数は１５でよく、多相信号の信号数は３０でよい。また、ロック対象信号の周波数は（８０＋３Ｍ）／１５ＭＨｚ（周期＝１５／（８０＋３Ｍ）［μsec］）である。また、制御発振器１２０の最小時間分解能は、出力信号の周期（＝ロック対象信号の周期）を多相信号の信号数で除して得られる１／（１６０＋６Ｍ）［μsec］である。例えば、Ｍ＝１とすれば、上記最小時間分解能は１／１６６［μsec］となるので、基準信号１０の１周期は当該最小時間分解能の１６６個分に相当する。制御発振器１２０の出力信号（＝ロック対象信号）の１周期は上記最小時間分解能の３０個（＝多相信号の信号数）分に相当するので、信号選択部１４０は上記最小時間分解能１６個（＝１６６mod３０）分ずつ位相シフトするように第１位相信号２１を順次選択すればよい。また、Ｍを一般化すれば、信号選択部１４０は上記最小時間分解能｛（１６０＋Ｍ）mod３０｝個分ずつ位相シフトするように第１位相信号２１を順次選択すればよい。
【００３３】
信号選択部１４０が、第１位相信号２１として順次選択する位相信号の位相シフト量stepは、次の数式（２）によって導出できる。
【数２】
【００３４】
１stepは、２πをＪ、Ｋ及び２の最小公倍数で除して得られる位相［rad］である。即ち、図１の例であれば、１stepは、π／４［rad］である。仮にＭが変化したとしても、信号選択部１４０は、上記stepを再計算するだけで適切な第１選択信号２１を選択し続けることができる。
【００３５】
以上説明したように、本実施形態に係る位相同期回路は、デジタルループの作用によってロック対象信号へのロックを達成した後に、制御発振器より取り出した多相信号から基準信号と位相の一致する信号を順次選択してアナログループ内の位相検出器に与え、ロック状態を維持している。従って、本実施形態に係る位相同期回路によれば、基準信号に対するロック対象信号の周波数比率が分数値であったとしても、フラクショナルスプリアスが発生せず、更に、広帯域に亘って量子化雑音及び発振器の位相雑音を除去可能である。
【００３６】
（第２の実施形態）
図４に示すように、本発明の第２の実施形態に係る位相同期回路は、上記図１に示す位相同期回路において、アナログループ１３０をアナログループ２３０に置き換えている。以下の説明では、図４において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００３７】
アナログループ２３０は、アナログ位相検出部２３１、アナログフィルタ２３２、スイッチ２３３ｐ、スイッチ２３３ｍ、制御発振器２２０及び信号選択部２４０で構成される。
【００３８】
制御発振器２２０は、前述した制御発振器１２０におけるアナログ制御端子をアナログ差動制御端子に置き換えて構成される。制御発振器２２０は、デジタル制御端子に入力されるデジタル制御信号と、アナログ差動制御端子に入力されるアナログ差動制御信号との組み合わせに応じて発振周波数が制御され、多相信号（第１位相信号１１，…，第８位相信号１８）を夫々出力する。
【００３９】
信号選択部２４０は、セレクタ２５０及び符号化器１４１を有する。セレクタ２５０は、符号化器１４１から入力される選択制御信号に従って第１選択信号２１を選択する。また、セレクタ２５０は、第１選択信号２１よりも一定量位相の進んだ第２選択信号２２と、第１選択信号２１よりも一定量位相の遅れた第３選択信号２３とを更に選択する。ここで、第１選択信号２１及び第２選択信号２２の間の位相差と、第１選択信号２１及び第３選択信号２３の間の位相差とは等しいことが望ましい。また、上記位相差は後述するアナログ位相検出部２３１のデッドゾーン幅に比べて大きいことが望ましい。デッドゾーン（不感帯）とは、ＰＬＬに通常含まれる位相検出器または位相周波数検出器が検出可能な最小の位相差のことである。デッドゾーンは、位相検出器または位相周波数検出器内部における論理遅延によって発生し、ＰＬＬ全体の位相雑音特性の劣化の原因となる。信号選択部２４０は、第１選択信号２１、第２選択信号２２及び第３選択信号２３をアナログ位相検出部２３１に入力する。
【００４０】
アナログ位相検出部２３１は、信号選択部２４０からの第１選択信号２１、第２選択信号２２及び第３選択信号２３と、基準信号生成部１００からの基準信号１０とを用いてＵＰ信号及びＤＯＷＮ信号を生成する。具体的には、アナログ位相検出部２３１は、基準信号１０及び第３選択信号２３の間の位相差を示すＵＰ信号と、第１選択信号２１及び第２選択信号２２の間の位相差を示すＤＯＷＮ信号とを生成する。
【００４１】
例えば、図５に示すように、ＵＰ信号は基準信号１０及び第３選択信号２３の間の立ち上がりエッジの時間差を示すパルスであって、ＤＯＷＮ信号は第１選択信号２１及び第２選択信号の間の立ち上がりエッジの時間差を示すパルスである。第１位相信号１１の位相がロック対象信号の位相にロックしていれば、第１選択信号２１及び基準信号１０の位相も同期している。従って、ロック状態においてＵＰ信号及びＤＯＷＮ信号のパルス幅は等しい。ここで、温度変動や雑音などの外乱によって第１位相信号１１の位相がロック対象信号の位相からずれ始めると、ＤＯＷＮ信号のパルス幅は変化しないもののＵＰ信号のパルス幅が変化する。そして、アナログループ２３０における負帰還の作用によって、上記第１位相信号１１の位相のずれが縮小するように（換言すれば、ＵＰ信号のパルス幅がＤＯＷＮ信号のパルス幅に近づくように）、アナログフィルタ２３２によってアナログ差動制御信号が順次生成され、制御発振器２２０が制御される。
【００４２】
尚、アナログフィルタ２３２と制御発振器２２０との間にはスイッチ２３３ｐ及びスイッチ２３３ｍが設けられており、前述したスイッチ１３３と同様にロック検出器１１５が位相ロックを検出している期間においてＯＮとなって、そうでない期間においてＯＦＦである。
【００４３】
以上説明したように、本実施形態に係る位相同期回路におけるアナログ位相検出部は、第１選択信号及び基準信号の間の位相差を検出するのでなく、第１選択信号及び第２選択信号の間の位相差と基準信号及び第３選択信号の間の位相差とを検出している。従って、本実施形態に係る位相同期回路によれば、第１選択信号及び基準信号の間の位相差がアナログ位相検出部のデッドゾーン幅よりも小さい場合にも、ロック対象信号に対する第１位相信号の位相ロックを維持できる（即ち、位相雑音特性が良好である）。尚、第２選択信号及び第３選択信号を入れ替えてもよい。また、立ち上がりエッジの時間差でなく、立ち下がりエッジの時間差をＵＰ信号及びＤＯＷＮ信号としてもよい。
【００４４】
（第３の実施形態）
図６に示すように、本発明の第３の実施形態に係る位相同期回路は、上記図４に示す位相同期回路において、アナログループ２３０をアナログループ３３０に置き換えている。以下の説明では、図６において図４と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４５】
アナログループ３３０は、アナログ位相検出部２３１、アナログフィルタ２３２、増幅器３３４、スイッチ２３３ｐ、スイッチ２３３ｍ、制御発振器２２０及び信号選択部２４０で構成される。即ち、アナログループ３３０は、前述した図４のアナログループ２３０においてアナログフィルタ２３２とスイッチ２３３ｐ及びスイッチ２３３ｍとの間に増幅器３３４を更に設けて構成される。
【００４６】
増幅器３３４は、反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する平衡型差動増幅器である。アナログフィルタ２３２から入力される差動信号の信号レベルを増幅して得られる差動信号を差動制御信号としてスイッチ２３３ｐ及びスイッチ２３３ｍを介して制御発振器２２０のアナログ制御端子に与える。
【００４７】
増幅器３３４が制御発振器２２０に与えられる差動制御信号の信号レベルを増幅しているので、アナログループ３３０のループ帯域は前述したアナログループ２３０のループ帯域に比べて広くなる。また、増幅器３３４として平衡型増幅器を用いることにより、アナログループ３３０の同相ノイズに対する感度を抑圧する効果も得られる。尚、増幅器３３４を単相増幅器またはシングルエンド型の差動増幅器に置き換えたとしても、ループ帯域を広くすることは可能である。
【００４８】
以上説明したように、本実施形態に係る位相同期回路は、前述した第２の実施形態に係る位相同期回路において、差動制御信号の信号レベルを増幅するための平衡型差動増幅器を更に設けている。従って、本実施形態に係る位相同期回路によれば、前述した第２の実施形態に係る位相同期回路に比べて、アナログループのループ帯域を広くし、かつ、同相ノイズに対する感度を抑圧できる。
【００４９】
（第４の実施形態）
図７に示すように、本発明の第４の実施形態に係る受信機は、アンテナ４００、デュプレクサ４０１、低雑音増幅器（ＬＮＡ）４０２、ローカル発振器４０３、移相器４０４、デジタル信号処理部４０５、ミキサ４１１、ＬＰＦ４１２、自動利得制御回路（ＡＧＣ）４１３、アナログ−デジタル変換器（ＡＤＣ）４１４、ミキサ４２１、ＬＰＦ４２２、ＡＤＣ４２４及びクロック生成回路４３０を有する。
【００５０】
アンテナ４００は、無線（ＲＦ）信号を受信し、当該ＲＦ信号をデュプレクサ４０１に入力する。デュプレクサ４０１は、上記ＲＦ信号から不要波を除去し、ＬＮＡ４０２に入力する。ＬＮＡ４０２は、デュプレクサ４０１からのＲＦ信号の信号レベルを増幅して、ミキサ４１１及びミキサ４２１に入力する。
【００５１】
ローカル発振器４０３は、上記ＲＦ信号をダウンコンバートするためのローカル信号を生成し、ミキサ４１１及び移相器４０４に供給する。移相器４０４は、ローカル発振器４０３からのローカル信号を９０度（π／２[rad]）位相シフトさせ、ミキサ４２１に入力する。
【００５２】
ミキサ４１１は、ＬＮＡ４０２からのＲＦ信号と、ローカル発振器４０３からのローカル信号との乗算を行って、Ｉ信号を生成する。また、ミキサ４２１は、上記ＲＦ信号と、移相器４０４において位相シフトされたローカル信号との乗算を行って、Ｑ信号を生成する。
【００５３】
ミキサ４１１で生成されたＩ信号及びミキサ４２１で生成されたＱ信号は、ＬＰＦ４１２及びＬＰＦ４２２によって低周波成分が抽出され、ＡＧＣ４１３及びＡＧＣ４２３によって信号レベルを調整される。ＡＤＣ４１４及びＡＤＣ４２４は、クロック生成回路４３０によって生成されるサンプリングクロックに応じて上記Ｉ信号及びＱ信号をサンプリングしてデジタル値に変換し、デジタル信号処理部４０５に入力する。クロック生成回路４３０は、前述した第１乃至第３の実施形態のいずれかに係る位相同期回路で構成されている。
【００５４】
デジタル信号処理部４０５は、例えばＤＳＰ（デジタル・シグナル・プロセッサ）で構成され、上記ＡＤＣ４１４及びＡＤＣ４２４からのデジタルＩ信号及びＱ信号を更に処理し、送信されたデータの復号／再生を行う。
【００５５】
以上説明したように、本実施形態に係る受信機では、Ｉ信号及びＱ信号をＡ／Ｄ変換するＡＤＣのサンプリングクロックを生成するクロック生成回路を、前述した第１乃至第３の実施形態のいずれかに係る位相同期回路を用いて構成している。従って、本実施形態に係る受信機によれば、従来に比べて小面積かつ低消費電力なクロック生成回路によって、高精度かつ低ジッタなサンプリングクロックを生成できる。
【００５６】
尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係る位相同期回路を示すブロック図。
【図２】図１の位相同期回路における基準信号及び多相信号のタイミングチャートの一例を示す図。
【図３】図１の信号選択部の一例を示すブロック図。
【図４】第２の実施形態に係る位相同期回路を示すブロック図。
【図５】図４の位相同期回路における各種信号のタイミングチャートの一例を示す図。
【図６】第３の実施形態に係る位相同期回路を示すブロック図。
【図７】第４の実施形態に係る受信機を示すブロック図。
【符号の説明】
【００５８】
１０・・・基準信号
１１，…，１８・・・位相信号
２１，…，２３・・・選択信号
１００・・・基準信号生成部
１１０・・・デジタルループ
１１１・・・ＦＣＷ生成部
１１２・・・カウンタ
１１３・・・デジタル位相周波数検出器
１１４・・・デジタルフィルタ
１１５・・・ロック検出器
１１６・・・ＴＤＣ
１２０・・・制御発振器
１２１，…，１２４・・・増幅器
１３０・・・アナログループ
１３１・・・アナログ位相検出器
１３２・・・アナログフィルタ
１３３・・・スイッチ
１４０・・・信号選択部
１４１・・・符号化器
１５０・・・選択部
１５１，…，１５８・・・ＡＮＤゲート
１６１，…，１６４，１７１・・・ＯＲゲート
２２０・・・制御発振器
２２１，…，２２４・・・増幅器
２３０・・・アナログループ
２３１・・・アナログ位相検出部
２３２・・・アナログフィルタ
２３３ｐ，２３３ｍ・・・スイッチ
２４０・・・信号選択部
２５０・・・選択部
３３０・・・アナログループ
３３４・・・増幅器
４００・・・アンテナ
４０１・・・デュプレクサ
４０２・・・ＬＮＡ
４０３・・・ローカル発振器
４０４・・・移相器
４０５・・・デジタル信号処理部
４１１・・・ミキサ
４１２・・・ＬＰＦ
４１３・・・ＡＧＣ
４１４・・・ＡＤＣ
４２１・・・ミキサ
４２２・・・ＬＰＦ
４２３・・・ＡＧＣ
４２４・・・ＡＤＣ
４３０・・・クロック生成回路
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）方式の位相同期回路及びこれを用いた受信機に関する。
【背景技術】
【０００２】
位相同期回路は、基準信号の周波数に所望の比率を乗じて得られる対象信号と周波数及び位相が同期（ロック）した出力信号を得るために用いられる。位相同期回路は、一般的にＰＬＬ（Phase Locked Loop）として構成される。典型的なＰＬＬは、与えられる制御電圧に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）と、基準信号と上記ＶＣＯの出力信号との間の位相差を検出するアナログ位相検出器と、上記アナログ位相検出器の出力信号から不要波を除去するアナログフィルタと、上記アナログフィルタの出力信号を増幅して上記制御電圧を生成する増幅器とを含む。
【０００３】
また、ＰＬＬは前述したアナログ方式に限らず、デジタル方式で構成してもよい。非特許文献１には、ＶＣＯと、基準信号及びＶＣＯの出力信号の間の周波数差及び位相差を検出して当該周波数差及び位相差に応じたデジタル検出信号を出力するＴＤＣ（Time to Digital Converter）と、上記デジタル検出信号を平滑化するフィルタ処理を行うデジタルフィルタと、上記デジタルフィルタの出力信号を変換してＶＣＯの制御電圧を生成するデジタル−アナログ変換器（ＤＡＣ）とを含む、デジタル方式のＰＬＬが記載されている。アナログ方式のＰＬＬは外付けのキャパシタを用いて構成されるアナログフィルタを用いるが、デジタル方式のＰＬＬは上記アナログフィルタをオンチップのデジタルフィルタに置き換えることができる。従って、デジタル方式のＰＬＬはアナログ方式のＰＬＬに比べて小面積で構成することができることが知られている。
【０００４】
しかしながら、ＴＤＣは周波数差及び位相差をデジタル検出信号に変換するため、量子化雑音が発生する。ＴＤＣの分解能は有限であるため、ロック（同期）状態であっても、１ＬＳＢ（Least Significant Bit）に相当する量子化雑音が発生するおそれがある。上記量子化雑音のＰＬＬ出力までの伝達関数は低域通過型であり、カットオフ周波数はループ帯域に依存する。一方、ＶＣＯで発生する位相雑音のＰＬＬ出力までの伝達関数は高域通過型であって、カットオフ周波数はループ帯域に依存する。従って、量子化雑音を除去するためにループ帯域を狭く設定すると、ＶＣＯの位相雑音が除去されにくくなる。一方、ＶＣＯの位相雑音を除去するためにループ帯域を広く設定すると、量子化雑音が除去されにくくなる。
【０００５】
特許文献１には、周波数同期のためのデジタルループと、位相同期のためのアナログループとを備えた２重ループ方式のＰＬＬが記載されている。特許文献１記載のＰＬＬは、デジタルループのループ帯域を狭くすることにより量子化雑音を除去すると共に、アナログループのループ帯域を比較的広くすることによりＶＣＯの位相雑音を除去する。
【特許文献１】特開２００４−３１２７２６号公報
【非特許文献１】R. Staszewski, "ALL-Digital PLL and Transmitter for Mobile Phones", IEEE J. of Solid-State Circuits Vol. 40, No. 12, DEC 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、対象信号と基準信号との間の周波数比率が整数であれば、分周比が当該周波数比率に一致する整数分周器を用いて比較的容易にＰＬＬを構成できる。しかし、近年の技術的要請を鑑みると、上記周波数比率は整数だけでなく分数にも拡大されることが望ましい。例えば、フラクショナルＮ−ＰＬＬは、可変分周器の分周比（整数）を２値以上の間で切り替えることにより擬似的に分数値の分周比を実現している。
【０００７】
フラクショナルＮ−ＰＬＬは、フラクショナルスプリアスと呼ばれる不要波が発生する問題がある。仮に、特許文献１記載の２重ループ方式のＰＬＬとフラクショナルＮ−ＰＬＬとを単に組み合わせたとしても、フラクショナルスプリアスの発生は避けられない。
【０００８】
従って、本発明はフラクショナルスプリアスの発生しない位相同期回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る位相同期回路は、第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を選択信号として前記多相信号から順次選択する信号選択部と、前記選択信号と前記基準信号との間の位相差を示すアナログ位相差信号を得るアナログ位相検出部と、前記アナログ位相差信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部とを具備する。
【００１０】
本発明の他の態様に係る位相同期回路は、第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を第１の選択信号として、当該第１の選択信号よりも位相の進んだ信号を第２の選択信号として、当該第１の選択信号よりも位相の遅れた信号を第３の選択信号として前記多相信号から順次選択する信号選択部と、前記第２の選択信号及び第３の選択信号のいずれか一方と前記基準信号との間の位相差を示す第１のアナログ信号と、前記第２の選択信号及び第３の選択信号のいずれか他方と前記第１の選択信号との間の位相差を示す第２のアナログ信号とを得るアナログ位相検出部と、前記第１のアナログ信号及び前記第２のアナログ信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部とを具備する。
【発明の効果】
【００１１】
本発明によれば、フラクショナルスプリアスの発生しない位相同期回路を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、本発明の実施形態について説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る位相同期回路は、ＦＣＷ（Frequency Command Word）生成部１１１、カウンタ１１２、デジタル位相周波数検出器１１３、デジタルフィルタ１１４、ロック検出器１１５、ＴＤＣ１１６、制御発振器１２０、アナログ位相検出器１３１、アナログフィルタ１３２、スイッチ１３３及び信号選択部１４０を有する。
【００１３】
ＦＣＷ生成部１１１、カウンタ１１２、デジタル位相周波数検出器１１３、デジタルフィルタ１１４、制御発振器１２０及びＴＤＣ１１６はデジタルループ１１０を構成する。デジタルループ１１０は、図１の位相同期回路がロック対象とする対象信号（以下、単にロック対象信号と称する）に対して後述する制御発振器１２０から出力される第１位相信号１１の周波数及び位相をロックさせるためのループである。
【００１４】
アナログ位相検出器１３１、アナログフィルタ１３２、スイッチ１３３、制御発振器１２０、信号選択部１４０はアナログループ１３０を構成する。アナログループ１３０は、デジタルループ１１０の作用によって達成されたロック状態を維持させると共に、デジタルループ１１０によって発生する量子化雑音及び制御発振器１２０の位相雑音を広帯域に亘って除去するためのループであって、望ましくはデジタルループ１１０よりも広いループ帯域が設定される。
【００１５】
即ち、図１の位相同期回路は、狭帯域のデジタルループ１１０及び広帯域のアナログループ１２０を組み合わせることによって、量子化雑音及び制御発振器１２０で発生する位相雑音を広帯域に亘って除去する。
【００１６】
ＦＣＷ生成部１１１は、基準信号１０に対するロック対象信号の周波数比率を指定するためのデジタルコードであるＦＣＷをカウンタ１１２に入力する。即ち、ロック対象信号の周波数は、基準信号１０の周波数に上記ＦＣＷを乗じて得られる値に等しい。ＦＣＷは人為的または自動的に定められる。ＦＣＷは、整数部分だけでなく小数部分を含むことがある。
【００１７】
カウンタ１１２は、基準信号１０をクロック信号として利用し、ＦＣＷ生成部１１１から出力されるＦＣＷをカウントする。カウンタ１１２は、カウント値をデジタル位相周波数検出器１１３に入力する。
【００１８】
デジタル位相周波数検出器１１３は、後述するＴＤＣ１１６から入力されるデジタル信号をカウンタ１１２からのカウント値より減算し、ロック対象信号と第１位相信号１１との間の周波数差及び位相差を示すデジタル検出信号をデジタルフィルタ１１４及びロック検出器１１６に入力する。
【００１９】
デジタルフィルタ１１４は、デジタル位相周波数検出器１１３を平滑化するフィルタ処理を行ってデジタル制御信号を生成する。デジタルフィルタ１１４の周波数特性は、デジタルループ１１０のループ帯域及びロックアップ時間、制御発振器１２０の位相雑音特性等に影響するので、適宜設定されることが望ましい。デジタルフィルタ１１４は、デジタル制御信号を後述する制御発振器１２０のデジタル制御端子に与える。
【００２０】
制御発振器１２０は、複数段の増幅器を環状接続して構成されるいわゆるリングオシレータである。図１では、説明の簡単化のために制御発振器１２０は増幅器１２１、増幅器１２２、増幅器１２３及び増幅器１２４の計４段の増幅器を環状接続して構成されているが、制御発振器１２０を構成する増幅器の段数はこれに限られるものでない。制御発振器１２０は、デジタル制御端子とアナログ制御端子とを有する。制御発振器１２０の発振周波数（即ち、第１位相信号１１の周波数）は、デジタル制御端子に与えられるデジタル制御信号とアナログ制御端子に与えられるアナログ制御信号との組み合わせによって制御される。制御発振器１２０は増幅器の段数に応じた信号数の多相信号を取り出し可能であって、当該多相信号の周波数は共通（即ち、制御発振器１２０の発振周波数）である。図１の例であれば、制御発振器１２０は８相信号を取り出し可能であって、第１位相信号１１，第２位相信号１２，…，第８位相信号１８が取り出される。尚、図１において、第１位相信号１１，第２位相信号１２，…，第８位相信号１８は、位相が遅れている順に便宜的に番号を割り振って区別されている。また、第１位相信号１１は、第２位相信号１２に比べて位相がπ／４［rad］進んでおり、第８位相信号１８に比べて位相が７π／４［rad］進んでいる。即ち、ｉを７以下の整数とすると、第ｉ位相信号と第（ｉ＋１）位相信号との間の位相差は一定（＝２π／８［rad］＝π／４［rad］）である。制御発振器１２０から取り出された第１位相信号１１，…，第８位相信号１８はいずれも信号選択部１４０に入力される。また、第１位相信号１１はＴＤＣ１１６にも入力され、更に図１の位相同期回路の出力信号として出力される。
【００２１】
制御発振器１２０を構成する増幅器の段数は、ＦＣＷ生成部１１１が生成するＦＣＷの分解能によって決まる。仮に、次の数式（１）に示すように、ＦＣＷが２つ正の分数の和で表されるとする。
【数１】
【００２２】
数式（１）において、Ｌは０以上の整数、Ｊ、Ｋ及びＭは自然数を表す。また、一例として、Ｌ、Ｊ及びＫが固定値で、Ｍが可変値であってもよい。このとき、制御発振器１２０を構成する増幅器の段数は、Ｊ及びＫの最小公倍数ＬＣＭ｛Ｊ，Ｋ｝が奇数であればＬＣＭ｛Ｊ，Ｋ｝×Ｉ（Ｉは任意の自然数を表す）、上記最小公倍数ＬＣＭ｛Ｊ，Ｋ｝が偶数であればＬＣＭ｛Ｊ，Ｋ｝×Ｉ／２となる。換言すれば、上記段数はＪ、Ｋ及び２の最小公倍数を更に２で除した数を約数に含む。そして、制御発振器１２０からは上記最小公倍数を約数に含む信号数の多相信号を取り出す必要がある。
【００２３】
従って、制御発振器１２０を構成する増幅器の段数を最小化する場合（即ち、Ｉ＝１）、少なくとも段数×２の多相信号を取り出す必要がある。増幅器が平衡型差動増幅器であれば、各段の出力信号を単に取り出すことにより段数×２の多相信号を取り出すことができる。また、増幅器が単相増幅器またはシングルエンド型差動増幅器であれば各段の出力信号を取り出して更に２分岐させて、一方はそのまま取り出し、他方はインバータを介して取り出すことにより段数×２の多相信号を取り出すことができる。
【００２４】
ＴＤＣ１１６は、基準信号１０をクロック信号として利用し、基準信号１０と第１位相信号１１との間の周波数差及び位相差を示すデジタル信号を生成する。ＴＤＣ１１６は、例えば非特許文献１に示すような、インバータ遅延に基づいて位相差を検出する構成でよい。ＴＤＣ１１６は、上記周波数差及び位相差を示すデジタル信号を信号選択部１４０及びデジタル位相周波数検出部１１３に入力する。ＴＤＣ１１６が出力するデジタル信号は、例えばいわゆる温度計コード（thermometer code）である。
【００２５】
ロック検出器１１５は、デジタル位相周波数検出器１１３からのデジタル検出信号に基づいてロック状態の検出を行う。例えば、ロック検出器１１５は、上記デジタル検出信号の値が０であればロック状態を検出する。ロック検出器１１５は、ロック状態を検出するとスイッチ１３３をＯＮにしてアナログ制御信号の信号経路を確保し、アナログループ１３０を能動状態に移行させる。
【００２６】
信号選択部１４０は、基準信号１０をクロック信号として利用し、制御発振器１２０からの多相信号（図１における第１位相信号１１，…，第８位相信号１８）のうちいずれか１つをＴＤＣ１１６からのデジタル信号に基づき選択して、第１選択信号２１としてアナログ位相検出器１３１に入力する。ここで、上記第１選択信号は、基準信号１０の次の周期において当該基準信号１０と位相が一致する（即ち、立ち上がりエッジまたは立ち下がりエッジが一致する）信号である。
【００２７】
アナログ位相検出器１３１は、信号選択部１４０からの第１選択信号２１と基準信号１０との間の位相差を検出し、アナログ位相差信号としてアナログフィルタ１３２に入力する。アナログ位相検出器１３１の具体的構成は特に言及しないが、前述したように第１選択信号２１及び基準信号１０の位相は一致しているので、ＸＯＲゲートを利用した簡易な構成でよい。
【００２８】
アナログフィルタ１３２は、アナログ位相検出器１３１からのアナログ位相差信号を平滑化するフィルタ処理を行って、上記アナログ制御信号を生成する。アナログフィルタ１３２と制御発振器１２０のアナログ制御端子との間にはスイッチ１３３が設けられている。スイッチ１３３は、前述したようにロック検出器１１５によってＯＮ／ＯＦＦ制御される。即ち、デジタルループ１１０の作用によって第１位相信号１１がロック対象信号にロックしていれば、上記アナログ制御信号はスイッチ１３３を介して制御発振器１２０のアナログ制御端子に与えられる。
【００２９】
以下、信号選択部１４０を詳しく説明する。
信号選択部１４０は、符号化器１４１及びセレクタ１５０を有する。符号化器１４１は、基準信号１０をクロック信号として利用し、ＴＤＣ１１６からのデジタル信号に基づきセレクタ１５０を制御するための選択制御信号を生成する。ここで、選択制御信号は、基準信号１０の次の周期において当該基準信号１０と位相が一致する信号を指定するための信号である。そして、セレクタ１５０は、符号化器１４１からの選択制御信号に従って、第１選択信号２１を選択し、アナログ位相検出器１３１に入力する。
【００３０】
信号選択部１４０は、例えば図３に示すように構成される。図３において、セレクタ１５０は、ＡＮＤゲート１５１，…，１５８と、ＯＲゲート１６１，…，１６４，１７１とを有する。ＡＮＤゲート１５１，…，１５８には第１位相信号１１，…，第８位相信号１８が夫々入力されている。このとき、選択制御信号は、ＡＮＤゲート１５１，…，１５８に夫々１ビットずつ入力される計８ビットの信号である。符号化器１４１は、ＴＤＣ１１６からのデジタル信号（例えば温度計コード）に基づき、第１選択信号２１として指定すべき信号が入力されているＡＮＤゲートに対応するビットを「１」とし、それ以外のＡＮＤゲートに対応するビットを「０」とする選択制御信号（バブルコード）を生成する。そして、ＯＲゲート１６１，…，１６４，１７１によって８つのＡＮＤゲート１５１，…，１５８の出力信号の論理和が演算され、上記選択制御信号によって指定された１つの信号が第１選択信号２１として出力される。
【００３１】
基準信号１０の周波数が１ＭＨｚ（周期＝１／１［μsec］）であって、ＦＣＷが（８／１＋１／８）であるとする。このとき、ロック対象信号の周波数は６５／８ＭＨｚ（周期＝８／６５［μsec］）である。また、制御発振器１２０の最小時間分解能は、出力信号の周期（＝ロック対象信号の周期）を多相信号の信号数で除して得られる１／６５［μsec］である。即ち、基準信号１０の１周期は、上記最小時間分解能の６５個分に相当する。従って、図２に示すように、ある時点において基準信号１０の立ち上がりエッジと第１位相信号１１の立ち上がりエッジとが一致していれば、基準信号１０の次の立ち上がりエッジと第２位相信号１２の立ち上がりエッジとが一致する。以降も同様に、基準信号１０の立ち上がりエッジと、第１位相信号１１，…，第８位相信号１８のいずれかの立ち上がりエッジとが一致する。即ち、信号選択部１４０は、基準信号１０と位相の一致する第１選択信号２１を常に選択可能である。
【００３２】
また、数式（１）においてＭを可変値としても信号選択部１４０は基準信号１０と位相の一致する第１選択信号２１を常に選択可能である。例えば、基準信号１０の周波数が１ＭＨｚ（周期＝１／１［μsec］）であって、ＦＣＷが（１６／３＋Ｍ／５）であるとする。このとき、前述したように、制御発振器１２０を構成する増幅器の段数は１５でよく、多相信号の信号数は３０でよい。また、ロック対象信号の周波数は（８０＋３Ｍ）／１５ＭＨｚ（周期＝１５／（８０＋３Ｍ）［μsec］）である。また、制御発振器１２０の最小時間分解能は、出力信号の周期（＝ロック対象信号の周期）を多相信号の信号数で除して得られる１／（１６０＋６Ｍ）［μsec］である。例えば、Ｍ＝１とすれば、上記最小時間分解能は１／１６６［μsec］となるので、基準信号１０の１周期は当該最小時間分解能の１６６個分に相当する。制御発振器１２０の出力信号（＝ロック対象信号）の１周期は上記最小時間分解能の３０個（＝多相信号の信号数）分に相当するので、信号選択部１４０は上記最小時間分解能１６個（＝１６６mod３０）分ずつ位相シフトするように第１位相信号２１を順次選択すればよい。また、Ｍを一般化すれば、信号選択部１４０は上記最小時間分解能｛（１６０＋Ｍ）mod３０｝個分ずつ位相シフトするように第１位相信号２１を順次選択すればよい。
【００３３】
信号選択部１４０が、第１位相信号２１として順次選択する位相信号の位相シフト量stepは、次の数式（２）によって導出できる。
【数２】
【００３４】
１stepは、２πをＪ、Ｋ及び２の最小公倍数で除して得られる位相［rad］である。即ち、図１の例であれば、１stepは、π／４［rad］である。仮にＭが変化したとしても、信号選択部１４０は、上記stepを再計算するだけで適切な第１選択信号２１を選択し続けることができる。
【００３５】
以上説明したように、本実施形態に係る位相同期回路は、デジタルループの作用によってロック対象信号へのロックを達成した後に、制御発振器より取り出した多相信号から基準信号と位相の一致する信号を順次選択してアナログループ内の位相検出器に与え、ロック状態を維持している。従って、本実施形態に係る位相同期回路によれば、基準信号に対するロック対象信号の周波数比率が分数値であったとしても、フラクショナルスプリアスが発生せず、更に、広帯域に亘って量子化雑音及び発振器の位相雑音を除去可能である。
【００３６】
（第２の実施形態）
図４に示すように、本発明の第２の実施形態に係る位相同期回路は、上記図１に示す位相同期回路において、アナログループ１３０をアナログループ２３０に置き換えている。以下の説明では、図４において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００３７】
アナログループ２３０は、アナログ位相検出部２３１、アナログフィルタ２３２、スイッチ２３３ｐ、スイッチ２３３ｍ、制御発振器２２０及び信号選択部２４０で構成される。
【００３８】
制御発振器２２０は、前述した制御発振器１２０におけるアナログ制御端子をアナログ差動制御端子に置き換えて構成される。制御発振器２２０は、デジタル制御端子に入力されるデジタル制御信号と、アナログ差動制御端子に入力されるアナログ差動制御信号との組み合わせに応じて発振周波数が制御され、多相信号（第１位相信号１１，…，第８位相信号１８）を夫々出力する。
【００３９】
信号選択部２４０は、セレクタ２５０及び符号化器１４１を有する。セレクタ２５０は、符号化器１４１から入力される選択制御信号に従って第１選択信号２１を選択する。また、セレクタ２５０は、第１選択信号２１よりも一定量位相の進んだ第２選択信号２２と、第１選択信号２１よりも一定量位相の遅れた第３選択信号２３とを更に選択する。ここで、第１選択信号２１及び第２選択信号２２の間の位相差と、第１選択信号２１及び第３選択信号２３の間の位相差とは等しいことが望ましい。また、上記位相差は後述するアナログ位相検出部２３１のデッドゾーン幅に比べて大きいことが望ましい。デッドゾーン（不感帯）とは、ＰＬＬに通常含まれる位相検出器または位相周波数検出器が検出可能な最小の位相差のことである。デッドゾーンは、位相検出器または位相周波数検出器内部における論理遅延によって発生し、ＰＬＬ全体の位相雑音特性の劣化の原因となる。信号選択部２４０は、第１選択信号２１、第２選択信号２２及び第３選択信号２３をアナログ位相検出部２３１に入力する。
【００４０】
アナログ位相検出部２３１は、信号選択部２４０からの第１選択信号２１、第２選択信号２２及び第３選択信号２３と、基準信号生成部１００からの基準信号１０とを用いてＵＰ信号及びＤＯＷＮ信号を生成する。具体的には、アナログ位相検出部２３１は、基準信号１０及び第３選択信号２３の間の位相差を示すＵＰ信号と、第１選択信号２１及び第２選択信号２２の間の位相差を示すＤＯＷＮ信号とを生成する。
【００４１】
例えば、図５に示すように、ＵＰ信号は基準信号１０及び第３選択信号２３の間の立ち上がりエッジの時間差を示すパルスであって、ＤＯＷＮ信号は第１選択信号２１及び第２選択信号の間の立ち上がりエッジの時間差を示すパルスである。第１位相信号１１の位相がロック対象信号の位相にロックしていれば、第１選択信号２１及び基準信号１０の位相も同期している。従って、ロック状態においてＵＰ信号及びＤＯＷＮ信号のパルス幅は等しい。ここで、温度変動や雑音などの外乱によって第１位相信号１１の位相がロック対象信号の位相からずれ始めると、ＤＯＷＮ信号のパルス幅は変化しないもののＵＰ信号のパルス幅が変化する。そして、アナログループ２３０における負帰還の作用によって、上記第１位相信号１１の位相のずれが縮小するように（換言すれば、ＵＰ信号のパルス幅がＤＯＷＮ信号のパルス幅に近づくように）、アナログフィルタ２３２によってアナログ差動制御信号が順次生成され、制御発振器２２０が制御される。
【００４２】
尚、アナログフィルタ２３２と制御発振器２２０との間にはスイッチ２３３ｐ及びスイッチ２３３ｍが設けられており、前述したスイッチ１３３と同様にロック検出器１１５が位相ロックを検出している期間においてＯＮとなって、そうでない期間においてＯＦＦである。
【００４３】
以上説明したように、本実施形態に係る位相同期回路におけるアナログ位相検出部は、第１選択信号及び基準信号の間の位相差を検出するのでなく、第１選択信号及び第２選択信号の間の位相差と基準信号及び第３選択信号の間の位相差とを検出している。従って、本実施形態に係る位相同期回路によれば、第１選択信号及び基準信号の間の位相差がアナログ位相検出部のデッドゾーン幅よりも小さい場合にも、ロック対象信号に対する第１位相信号の位相ロックを維持できる（即ち、位相雑音特性が良好である）。尚、第２選択信号及び第３選択信号を入れ替えてもよい。また、立ち上がりエッジの時間差でなく、立ち下がりエッジの時間差をＵＰ信号及びＤＯＷＮ信号としてもよい。
【００４４】
（第３の実施形態）
図６に示すように、本発明の第３の実施形態に係る位相同期回路は、上記図４に示す位相同期回路において、アナログループ２３０をアナログループ３３０に置き換えている。以下の説明では、図６において図４と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【００４５】
アナログループ３３０は、アナログ位相検出部２３１、アナログフィルタ２３２、増幅器３３４、スイッチ２３３ｐ、スイッチ２３３ｍ、制御発振器２２０及び信号選択部２４０で構成される。即ち、アナログループ３３０は、前述した図４のアナログループ２３０においてアナログフィルタ２３２とスイッチ２３３ｐ及びスイッチ２３３ｍとの間に増幅器３３４を更に設けて構成される。
【００４６】
増幅器３３４は、反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有する平衡型差動増幅器である。アナログフィルタ２３２から入力される差動信号の信号レベルを増幅して得られる差動信号を差動制御信号としてスイッチ２３３ｐ及びスイッチ２３３ｍを介して制御発振器２２０のアナログ制御端子に与える。
【００４７】
増幅器３３４が制御発振器２２０に与えられる差動制御信号の信号レベルを増幅しているので、アナログループ３３０のループ帯域は前述したアナログループ２３０のループ帯域に比べて広くなる。また、増幅器３３４として平衡型増幅器を用いることにより、アナログループ３３０の同相ノイズに対する感度を抑圧する効果も得られる。尚、増幅器３３４を単相増幅器またはシングルエンド型の差動増幅器に置き換えたとしても、ループ帯域を広くすることは可能である。
【００４８】
以上説明したように、本実施形態に係る位相同期回路は、前述した第２の実施形態に係る位相同期回路において、差動制御信号の信号レベルを増幅するための平衡型差動増幅器を更に設けている。従って、本実施形態に係る位相同期回路によれば、前述した第２の実施形態に係る位相同期回路に比べて、アナログループのループ帯域を広くし、かつ、同相ノイズに対する感度を抑圧できる。
【００４９】
（第４の実施形態）
図７に示すように、本発明の第４の実施形態に係る受信機は、アンテナ４００、デュプレクサ４０１、低雑音増幅器（ＬＮＡ）４０２、ローカル発振器４０３、移相器４０４、デジタル信号処理部４０５、ミキサ４１１、ＬＰＦ４１２、自動利得制御回路（ＡＧＣ）４１３、アナログ−デジタル変換器（ＡＤＣ）４１４、ミキサ４２１、ＬＰＦ４２２、ＡＤＣ４２４及びクロック生成回路４３０を有する。
【００５０】
アンテナ４００は、無線（ＲＦ）信号を受信し、当該ＲＦ信号をデュプレクサ４０１に入力する。デュプレクサ４０１は、上記ＲＦ信号から不要波を除去し、ＬＮＡ４０２に入力する。ＬＮＡ４０２は、デュプレクサ４０１からのＲＦ信号の信号レベルを増幅して、ミキサ４１１及びミキサ４２１に入力する。
【００５１】
ローカル発振器４０３は、上記ＲＦ信号をダウンコンバートするためのローカル信号を生成し、ミキサ４１１及び移相器４０４に供給する。移相器４０４は、ローカル発振器４０３からのローカル信号を９０度（π／２[rad]）位相シフトさせ、ミキサ４２１に入力する。
【００５２】
ミキサ４１１は、ＬＮＡ４０２からのＲＦ信号と、ローカル発振器４０３からのローカル信号との乗算を行って、Ｉ信号を生成する。また、ミキサ４２１は、上記ＲＦ信号と、移相器４０４において位相シフトされたローカル信号との乗算を行って、Ｑ信号を生成する。
【００５３】
ミキサ４１１で生成されたＩ信号及びミキサ４２１で生成されたＱ信号は、ＬＰＦ４１２及びＬＰＦ４２２によって低周波成分が抽出され、ＡＧＣ４１３及びＡＧＣ４２３によって信号レベルを調整される。ＡＤＣ４１４及びＡＤＣ４２４は、クロック生成回路４３０によって生成されるサンプリングクロックに応じて上記Ｉ信号及びＱ信号をサンプリングしてデジタル値に変換し、デジタル信号処理部４０５に入力する。クロック生成回路４３０は、前述した第１乃至第３の実施形態のいずれかに係る位相同期回路で構成されている。
【００５４】
デジタル信号処理部４０５は、例えばＤＳＰ（デジタル・シグナル・プロセッサ）で構成され、上記ＡＤＣ４１４及びＡＤＣ４２４からのデジタルＩ信号及びＱ信号を更に処理し、送信されたデータの復号／再生を行う。
【００５５】
以上説明したように、本実施形態に係る受信機では、Ｉ信号及びＱ信号をＡ／Ｄ変換するＡＤＣのサンプリングクロックを生成するクロック生成回路を、前述した第１乃至第３の実施形態のいずれかに係る位相同期回路を用いて構成している。従って、本実施形態に係る受信機によれば、従来に比べて小面積かつ低消費電力なクロック生成回路によって、高精度かつ低ジッタなサンプリングクロックを生成できる。
【００５６】
尚、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係る位相同期回路を示すブロック図。
【図２】図１の位相同期回路における基準信号及び多相信号のタイミングチャートの一例を示す図。
【図３】図１の信号選択部の一例を示すブロック図。
【図４】第２の実施形態に係る位相同期回路を示すブロック図。
【図５】図４の位相同期回路における各種信号のタイミングチャートの一例を示す図。
【図６】第３の実施形態に係る位相同期回路を示すブロック図。
【図７】第４の実施形態に係る受信機を示すブロック図。
【符号の説明】
【００５８】
１０・・・基準信号
１１，…，１８・・・位相信号
２１，…，２３・・・選択信号
１００・・・基準信号生成部
１１０・・・デジタルループ
１１１・・・ＦＣＷ生成部
１１２・・・カウンタ
１１３・・・デジタル位相周波数検出器
１１４・・・デジタルフィルタ
１１５・・・ロック検出器
１１６・・・ＴＤＣ
１２０・・・制御発振器
１２１，…，１２４・・・増幅器
１３０・・・アナログループ
１３１・・・アナログ位相検出器
１３２・・・アナログフィルタ
１３３・・・スイッチ
１４０・・・信号選択部
１４１・・・符号化器
１５０・・・選択部
１５１，…，１５８・・・ＡＮＤゲート
１６１，…，１６４，１７１・・・ＯＲゲート
２２０・・・制御発振器
２２１，…，２２４・・・増幅器
２３０・・・アナログループ
２３１・・・アナログ位相検出部
２３２・・・アナログフィルタ
２３３ｐ，２３３ｍ・・・スイッチ
２４０・・・信号選択部
２５０・・・選択部
３３０・・・アナログループ
３３４・・・増幅器
４００・・・アンテナ
４０１・・・デュプレクサ
４０２・・・ＬＮＡ
４０３・・・ローカル発振器
４０４・・・移相器
４０５・・・デジタル信号処理部
４１１・・・ミキサ
４１２・・・ＬＰＦ
４１３・・・ＡＧＣ
４１４・・・ＡＤＣ
４２１・・・ミキサ
４２２・・・ＬＰＦ
４２３・・・ＡＧＣ
４２４・・・ＡＤＣ
４３０・・・クロック生成回路
【特許請求の範囲】
【請求項１】
第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、
前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、
前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、
前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、
前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、
前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を選択信号として前記多相信号から順次選択する信号選択部と、
前記選択信号と前記基準信号との間の位相差を示すアナログ位相差信号を得るアナログ位相検出部と、
前記アナログ位相差信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、
前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部と
を具備することを特徴とする位相同期回路。
【請求項２】
前記デジタル位相周波数検出部、前記デジタルフィルタ、前記制御発振器及び前記変換部は、第１のループ帯域を有する第１のループを形成し、
前記アナログ位相検出部、前記アナログフィルタ、前記制御発振器及び前記選択部は、前記第１のループ帯域よりも広い第２のループ帯域を有する第２のループを形成することを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記増幅器は、単相増幅器であることを特徴とする請求項１記載の位相同期回路。
【請求項４】
前記増幅器は、差動増幅器であることを特徴とする請求項１記載の位相同期回路。
【請求項５】
前記アナログ制御信号の信号レベルを増幅してから前記制御発振器に与える増幅器を更に具備することを特徴とする請求項１記載の位相同期回路。
【請求項６】
第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、
前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、
前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、
前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、
前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、
前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を第１の選択信号として、当該第１の選択信号よりも位相の進んだ信号を第２の選択信号として、当該第１の選択信号よりも位相の遅れた信号を第３の選択信号として前記多相信号から順次選択する信号選択部と、
前記第２の選択信号及び第３の選択信号のいずれか一方と前記基準信号との間の位相差を示す第１のアナログ信号と、前記第２の選択信号及び第３の選択信号のいずれか他方と前記第１の選択信号との間の位相差を示す第２のアナログ信号とを得るアナログ位相検出部と、
前記第１のアナログ信号及び前記第２のアナログ信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、
前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部と
を具備することを特徴とする位相同期回路。
【請求項７】
前記デジタル位相周波数検出部、前記デジタルフィルタ、前記制御発振器及び前記変換部は、第１のループ帯域を有する第１のループを形成し、
前記アナログ位相検出部、前記アナログフィルタ、前記制御発振器及び前記選択部は、前記第１のループ帯域よりも広い第２のループ帯域を有する第２のループを形成することを特徴とする請求項６記載の位相同期回路。
【請求項８】
前記アナログ制御信号は差動信号であることを特徴とする請求項６記載の位相同期回路。
【請求項９】
前記増幅器は、単相増幅器であることを特徴とする請求項６記載の位相同期回路。
【請求項１０】
前記増幅器は、差動増幅器であることを特徴とする請求項６記載の位相同期回路。
【請求項１１】
前記アナログ制御信号の信号レベルを増幅してから前記制御発振器に与える増幅器を更に具備することを特徴とする請求項６記載の位相同期回路。
【請求項１２】
請求項１記載の位相同期回路を含み、前記出力信号をクロック信号として生成するクロック生成部と、
前記クロック信号に従ってサンプリングを行うアナログ−デジタル変換器とを具備することを特徴とする受信機。
【請求項１】
第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、
前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、
前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、
前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、
前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、
前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を選択信号として前記多相信号から順次選択する信号選択部と、
前記選択信号と前記基準信号との間の位相差を示すアナログ位相差信号を得るアナログ位相検出部と、
前記アナログ位相差信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、
前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部と
を具備することを特徴とする位相同期回路。
【請求項２】
前記デジタル位相周波数検出部、前記デジタルフィルタ、前記制御発振器及び前記変換部は、第１のループ帯域を有する第１のループを形成し、
前記アナログ位相検出部、前記アナログフィルタ、前記制御発振器及び前記選択部は、前記第１のループ帯域よりも広い第２のループ帯域を有する第２のループを形成することを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記増幅器は、単相増幅器であることを特徴とする請求項１記載の位相同期回路。
【請求項４】
前記増幅器は、差動増幅器であることを特徴とする請求項１記載の位相同期回路。
【請求項５】
前記アナログ制御信号の信号レベルを増幅してから前記制御発振器に与える増幅器を更に具備することを特徴とする請求項１記載の位相同期回路。
【請求項６】
第１の分数及び第２の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、
前記第１の分数の分母と前記第２の分数の分母と２との最小公倍数を更に２で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか１つが前記出力信号として出力される制御発振器と、
前記出力信号と前記基準信号との間の周波数差及び位相差を第１のデジタル信号に変換する変換部と、
前記比率を示す第２のデジタル信号から前記第１のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第３のデジタル信号を得るデジタル位相周波数検出部と、
前記第３のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、
前記第１のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を第１の選択信号として、当該第１の選択信号よりも位相の進んだ信号を第２の選択信号として、当該第１の選択信号よりも位相の遅れた信号を第３の選択信号として前記多相信号から順次選択する信号選択部と、
前記第２の選択信号及び第３の選択信号のいずれか一方と前記基準信号との間の位相差を示す第１のアナログ信号と、前記第２の選択信号及び第３の選択信号のいずれか他方と前記第１の選択信号との間の位相差を示す第２のアナログ信号とを得るアナログ位相検出部と、
前記第１のアナログ信号及び前記第２のアナログ信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、
前記第３のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部と
を具備することを特徴とする位相同期回路。
【請求項７】
前記デジタル位相周波数検出部、前記デジタルフィルタ、前記制御発振器及び前記変換部は、第１のループ帯域を有する第１のループを形成し、
前記アナログ位相検出部、前記アナログフィルタ、前記制御発振器及び前記選択部は、前記第１のループ帯域よりも広い第２のループ帯域を有する第２のループを形成することを特徴とする請求項６記載の位相同期回路。
【請求項８】
前記アナログ制御信号は差動信号であることを特徴とする請求項６記載の位相同期回路。
【請求項９】
前記増幅器は、単相増幅器であることを特徴とする請求項６記載の位相同期回路。
【請求項１０】
前記増幅器は、差動増幅器であることを特徴とする請求項６記載の位相同期回路。
【請求項１１】
前記アナログ制御信号の信号レベルを増幅してから前記制御発振器に与える増幅器を更に具備することを特徴とする請求項６記載の位相同期回路。
【請求項１２】
請求項１記載の位相同期回路を含み、前記出力信号をクロック信号として生成するクロック生成部と、
前記クロック信号に従ってサンプリングを行うアナログ−デジタル変換器とを具備することを特徴とする受信機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−１８３２８５（Ｐ２０１０−１８３２８５Ａ）
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願番号】特願２００９−２４１０４（Ｐ２００９−２４１０４）
【出願日】平成２１年２月４日（２００９．２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年８月１９日（２０１０．８．１９）
【国際特許分類】
【出願日】平成２１年２月４日（２００９．２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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