【課題】ＰＬＬ回路を使用し、より幅広い環境変動に適応して周波数を一定値にロックすることのできるクロック発生装置を得る。
【解決手段】クロック発生装置２００は、基本的に同一構成で共にＬＣ型ＶＣＯを備えた第１および第２のＰＬＬ回路２０１、２０２を備えている。マスタ側の第１のＰＬＬ回路２０１の第１のＶＣＯ２２４₁に加わる第１の制御電圧２２８₁は基準電圧検出回路２１２で３つの固定値と比較され、その結果に応じて第２のＰＬＬ回路２０２の容量スイッチ２４７、２５７の値を調整しておいて、出力セレクタ２０７で第１のＰＬＬ回路２０１から第２のＰＬＬ回路２０２にクロックの選択を切り替える。 （もっと読む）

【課題】上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。 （もっと読む）

【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。 （もっと読む）

【課題】ＶＣＯのバンド毎にチャージポンプ電流を設定しても、ループ帯域のばらつきを抑圧することができるＰＬＬ制御システムを提供する。
【解決手段】ＰＬＬ制御システムにおいて、ＴＣＸＯ８と、分周器Ｂ８と、複数のバンドを有するＶＣＯ４と、分周器Ａ５と、分周器Ａ５と分周器Ｂ８の２つの分周信号を比較する位相比較器６と、ＶＣＯ４への電圧を出力するループフィルタ２と、位相比較器６の比較信号に応じてループフィルタ２へ電流を供給するチャージポンプ回路３と、ループフィルタ２に対してプリチャージするプリチャージ回路１と、制御部９とを備え、制御部９は、プリチャージ回路１によるプリチャージを、複数のバンドに対応して予め設定された離散的な情報に基づいて離散的に制御する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】ＩＣ化が可能なように、ＶＣＯの出力の位相雑音のうち、中心周波数から所望の離調周波数における位相雑音を軽減化した信号発生装置を提供することである。
【解決手段】基準信号を出力する基準信号源１と、発振周波数を電圧制御可能な可変信号源３ａを有し、可変信号源の出力信号を基準信号に位相同期させる複数のＰＬＬ手段３_１、３_２、・・３）と、各ＰＬＬ手段の該各可変信号源の出力信号を合成する合成手段２と、各可変信号源の出力信号の位相が前記合成手段により合成後に同一となるように各可変信号源の出力信号の位相を調整する移相手段４_１、４_２、・・４_Ｍとを備えた。 （もっと読む）

【課題】 同一のＲＦ周波数で複数の送信所から同一時間、同一内容の電波を送出するＳＦＮ（ＳＩＮＧＬＥ ＦＲＥＱＵＥＮＣＹ ＮＥＴＷＯＲＫ）が構築される地上デジタル放送方式においては、受信が重なり合うエリアでは送信信号のＦＦＴクロック精度や送信タイミングにずれが発生すると受信不能（ＳＦＮの破綻）が発生する。
【解決手段】 外部同期クロックのエラーを検出した時、正常時トレースし記録しておいた制御電圧を元に、制御電圧の外部同期クロックに対する変化の傾向を計算により推測し、推測し計算した制御電圧を電圧制御発振器に供給する制御電圧とする。 （もっと読む）

【課題】帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供する。
【解決手段】基準信号ｒｅｆ−ＣＬＫと帰還信号の位相を比較する位相比較器２と、チャージポンプ４と、ループフィルター５と、電圧電流変換器６と、電流制御発振器７ａと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器３とを備えた帰還ループにより、出力信号ｏｕｔ−ＣＬＫの周波数を基準信号で設定される周波数に収束させるＰＬＬ回路であって、電流制御発振器７ａから負荷回路８に出力される出力信号ｏｕｔ−ＤＬと位相比較器２に入力される基準信号の位相をずらす遅延回路１１ａを帰還ループ外に備えた。 （もっと読む）

【課題】クロック周波数を上げることなく、受信精度を向上させる。
【解決手段】分周器１３１は、クロック信号f_clkを８分周することにより、PSK変調されたデジタル信号DATAとほぼ同じ周波数の互いにπ／２だけ位相が異なる信号sin(wt)、信号cos(wt)を生成する。ACT１３６は、信号sin(wt)および信号cos(wt)を仮想的に制御角Φだけ移相させた信号と信号DATAとの位相を比較した結果を示す信号ΣV１１および信号ΣV１２に基づいて、信号DATAと仮想の信号sin(wt＋Φ)の位相を同期させるように、cosΦに対応するパラメータcos_paraおよびsinΦに対応するパラメータsin_paraの値を制御する。また、ACT１３６は、信号ΣＶ１１およびΣＶ１２に基づいて、CPUが信号DATAからデータを読み出すタイミングを制御する。本発明は、非接触ICチップに適用できる。 （もっと読む）

【課題】ＰＬＬ回路を使用してクロックの位相をずらすクロック位相シフト装置において、ＰＬＬロック外れを発生しにくくする。
【解決手段】水晶発振器１００の出力クロックC100を入力する第１段のＰＬＬ回路２０１、およびこの第１段のＰＬＬ回路の出力クロックC201を入力する第２段のＰＬＬ回路２０２を備え、前記第２段のＰＬＬ回路の出力クロックC202が前記第１段のＰＬＬ回路に前記水晶発振器の出力クロックと比較する入力クロックとして入力され、前記第２段のＰＬＬ回路の出力クロックC202が外部への出力クロックとして取り出されるクロック位相シフト装置。 （もっと読む）

【課題】ＶＣＯ回路の特性バラツキや温度変動によらず、簡単な構成及び制御で常に高安定なＶＣＯ出力が得られることを課題とする。
【解決手段】位相比較器と、ローパスフィルタと、主制御を行う制御部と、該制御部出力の制御電圧で駆動されるＶＣＯ回路と、その出力を分周する可変分周器とからなるＰＬＬループを備える位相同期発振器であって、制御部は、ＰＬＬループを複数周波数でロックさせて各ロック時の制御電圧を測定し、該測定した各制御電圧に基づき、ＶＣＯ回路のリニアリティー校正された変調感度を求めると共に、該ＰＬＬループを所定周波数でロックさせた後、該ＰＬＬループを開放した状態で、前記求めた変調感度に基づきＶＣＯ回路に所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための制御電圧信号を生成する。 （もっと読む）

【課題】位相同期回路において、発振回路の周波数変換ゲインのばらつきに起因する帯域やダンピングファクタのばらつきの発生を防止する。
【解決手段】ゲイン特性情報取得部１０７Ａは、判定基準周波数ｆ１，ｆ２を使って、初期電流Ｉini と各周波数で発振させるための周波数制御電流Ｉosciとを合成して電流制御発振部１０１Ａに供給しながら、実動時の電流制御発振部１０１Ａの周波数変換ゲインＫcco を規定する判定基準周波数ｆ１，ｆ２の各発振制御信号Ｉosci_1，Ｉosci_2の差の情報（Ｉout_2 ）を測定し、そのデータを周波数比較結果保持部１７２_2に記憶しておく。位相同期動作時には、周波数比較結果保持部１７２_2に記憶しておいた周波数比較結果ｆcompのデータＤ（ｆ２）に基づく制御電流Ｉcpcnt を補正信号として使って、周波数変換ゲインＫcco のばらつきが相殺されるように駆動部１０４Ｚを制御する。 （もっと読む）

【課題】周波数の高いクロックを用いる事無く、小さな回路規模で実現でき、より細かい分解能で位相調整することができる位相調整回路及びフェイズロックドループ回路を提供する。
【解決手段】入力される水平同期信号ＳＹＮＣ＿ＩＮは、位相シフト回路２１により位相調整データＣＫＰＨＡＳＥの上位２Ｂｉｔｓの値に応じてシフトされ、その出力によりアップダウンカウンタ２２はクロックＮＣＫＰをアップ及びダウンカウントして、逓倍回路３２等経てラッチ回路２３に出力し、ラッチ回路２３は、データイネーブル用パルスＥＮＣＫＰによりラッチして、位相調整出力ＨＤ＿ＳＩＧを出力する。 （もっと読む）

【課題】ＤＬＬ回路を備えた半導体記憶装置のチップを複数備えた半導体装置の消費電力の低減。
【解決手段】ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備えた半導体記憶装置の積層モジュールまたは半導体記憶装置を複数有するマルチチップモジュール（ＭＣＭ）において、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）を、一の半導体記憶装置と他の半導体記憶装置間で共用するための専用パッド（ＰＡＤ）を有し、一の半導体記憶装置のＤＬＬを動作させ、他の半導体記憶装置ではＤＬＬを動作させず、一の半導体記憶装置の前記専用パッドから、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）から作られる、差動の外部クロック信号（ＣＬＫ、ＣＬＫＢ）に同期した、フライングロッククロック信号を出力し、他の半導体記憶装置は、フライングロッククロック信号を、専用パッドから入力する。 （もっと読む）

【課題】同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供すること。
【解決手段】ディレイ調整回路は、９段のディレイ素子が直列接続されるディレイ部と、ディレイ部の７段目の信号の立ち上がりエッジである第１エッジが第１基準信号の立ち上がりエッジである第１基準信号エッジよりも進んでいるか否かを検知する第１カウンタ１０と、ディレイ部の９段目の信号の立ち上がりエッジである第２エッジが第１基準信号エッジよりも遅れているか否かを検知する第２カウンタ１１と、第１カウンタ１０において第１エッジが第１基準信号エッジよりも進んでおり、かつ、第２カウンタ１１において第２エッジが第１基準信号エッジよりも遅れるように、基準信号Ｖｂを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ｉｂ１を出力するディレイ素子調整部と、を備えている。 （もっと読む）

【課題】簡素な構造でありながら、切り替え時に基準周波数信号の位相ズレを殆ど生じない二重システム型基準周波数信号発生器を提供する。
【解決手段】現用機モードの基準信号発生部１Ａは、ＧＰＳ衛星１ＰＰＳ信号Ｓ１ＰＡに基づいて位相制御し、基準周波数信号ＳｆＡと基準１ＰＰＳ信号Ｓ１ＰＡを生成する。出力選択部２は、現用機モードの基準信号発生部１Ａの基準周波数信号ＳｆＡと基準１ＰＰＳ信号Ｓ１ＰＡを後段のシステム機器１００に出力する。予備機モードの基準信号発生部１Ｂは、現用機モードの基準信号発生部１Ａの基準１ＰＰＳ信号Ｓ１ＰＡに基づいて位相制御し、基準周波数信号ＳｆＢと基準１ＰＰＳ信号Ｓ１ＰＢを生成する。このように、予備機モードの基準信号発生部１Ｂが現用機モード基準信号発生部１Ａの出力に対して位相同期することで位相ズレが抑圧され、切り替わり時の位相不連続が抑制される。 （もっと読む）

【課題】入力データに含まれているジッタを削除した再生データを得る。
【解決手段】入力データのデータレート周波数と同じ周波数の参照クロックを入力データにより位相合わせして再生クロックを作成し、該再生クロックにより前記入力データをＦＩＦＯ１０１に書き込む。該ＦＩＦＯ１０１からの読み出しには、前記再生クロックと同期関係にない前記参照クロック又は別のクロックを使用し、前記ＦＩＦＯ１０１から再生データを出力させる。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】ＰＬＬ回路において、位相差信号に対する放射イベントの影響を軽減する。
【解決手段】位相−周波数検出器１２からの位相差信号は、チャージ・ポンプ２４及び３０、抵抗性の比例ループ・フィルタ２６及び容量性の積分ループ・フィルタ３２、バイアス発生器２８及び３４を介して、加算器４０で加算され、ＶＣＯ１４，分周器１６を介して検出器１２にフィードバックされる。フィルタ２６は、影響のスケーリング及びクリップを行って影響を位相差信号から排除し、フィルタ３２は、容量性特性により影響を減衰させる。位相差信号が別個のフィルタ特性で処理されて結合されているので、突発的な影響によりＰＬＬ回路がロック状態から外れる可能性が低下する。 （もっと読む）

【課題】クロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。
【解決手段】自ユニット２０が待機系ユニットであるとき、運用系ユニット１０から入力される運用系ユニットのＤＰＬＬ１２からのクロック信号を基準として、自ユニット２０のＤＰＬＬ２２の出力クロック信号を、運用系ユニット１０のＤＰＬＬ１２の出力クロック信号に、所定の位相差を持って同期させるユニット間同期部２１、３７、３９を、クロック供給ユニット１０、２０に備えて構成する。 （もっと読む）