ディレイ調整回路およびその制御方法
【課題】同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供すること。
【解決手段】ディレイ調整回路は、9段のディレイ素子が直列接続されるディレイ部と、ディレイ部の7段目の信号の立ち上がりエッジである第1エッジが第1基準信号の立ち上がりエッジである第1基準信号エッジよりも進んでいるか否かを検知する第1カウンタ10と、ディレイ部の9段目の信号の立ち上がりエッジである第2エッジが第1基準信号エッジよりも遅れているか否かを検知する第2カウンタ11と、第1カウンタ10において第1エッジが第1基準信号エッジよりも進んでおり、かつ、第2カウンタ11において第2エッジが第1基準信号エッジよりも遅れるように、基準信号Vbを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ib1を出力するディレイ素子調整部と、を備えている。
【解決手段】ディレイ調整回路は、9段のディレイ素子が直列接続されるディレイ部と、ディレイ部の7段目の信号の立ち上がりエッジである第1エッジが第1基準信号の立ち上がりエッジである第1基準信号エッジよりも進んでいるか否かを検知する第1カウンタ10と、ディレイ部の9段目の信号の立ち上がりエッジである第2エッジが第1基準信号エッジよりも遅れているか否かを検知する第2カウンタ11と、第1カウンタ10において第1エッジが第1基準信号エッジよりも進んでおり、かつ、第2カウンタ11において第2エッジが第1基準信号エッジよりも遅れるように、基準信号Vbを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ib1を出力するディレイ素子調整部と、を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ディレイ調整回路に関するものであり、特に、DLLなどからのバイアス信号を基準とするディレイ素子アレイに対するディレイ調整回路に関するものである。
【背景技術】
【0002】
DLLからのバイアス信号を基準としたディレイ調整回路として、特許文献1の技術が開示されている。図11に示す特許文献1の技術は、入力された基準信号CKrと同一の周期あるいは位相を有する内部信号CKinをフィードバック制御して生成する親回路101と、該親回路1からの内部信号CKinおよび制御信号CSを受け取って、基準信号CKrに対して所定のタイミングを有するタイミング信号TSを発生する子回路102とを備えるように構成している。これによれば、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。
【0003】
また、その他の関連技術として特許文献2の技術が開示されている。
【特許文献1】特開平11−261408号公報
【特許文献2】特開2005−012666号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1の技術では、親回路101と同じ制御信号CSを用いて子回路102を制御したとしても同一チップ上の半導体装置内のディレイ素子のばらつきにより、かならずしも親回路と同様の遅延特性を持たせることができないため問題である。
【0005】
本発明は前記背景技術に鑑みなされたものであり、同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
その解決手段は、n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部と、前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知する第1位相比較部と、前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知する第2位相比較部と、前記第1位相比較部において前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2位相比較部において前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、を備えることを特徴とするディレイ調整回路である。
【0007】
また、他の解決手段は、n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知するステップと、前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップと、前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、を備えることを特徴とするディレイ調整回路の制御方法である。
【0008】
本発明では、ディレイ部において、第1エッジが第1基準信号エッジよりも進んでいるか否かを検知し、第2エッジが第1基準信号エッジよりも遅れているか否かを検知して、それらの結果に応じて基準信号に対してディレイ部のディレイ素子の遅延時間を補正して調整している。
【0009】
ディレイ素子調整部において、第1エッジが第1基準信号エッジよりも進んでおり、かつ第2エッジが第1基準信号エッジよりも遅れた状態にディレイ部のディレイ素子が調整されるとき、n段目の信号の第1論理レベルから第2論理レベルへの遷移エッジは第1基準信号エッジのタイミングと略一致することになり、ディレイ素子のばらつきがあったとしても精度よくディレイ部のn段目の信号の第1論理レベルから第2論理レベルへの遷移エッジを、第1基準信号エッジのタイミングに合わせることができる。
【発明の効果】
【0010】
本発明によれば、同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の増幅器について具体化した実施形態を図1〜図10に基づき図面を参照しつつ詳細に説明する。
【0012】
図1は本実施形態にかかるディレイ調整回路1の構成を示すブロック図である。ディレイ調整回路1は、位相比較器2と、チャージポンプ3と、積分器4と、V−I変換回路5と、I−V変換回路6と、ディレイ素子C10,C20,C30,C40,C50,C60,C70,C80とからなるDLL(Delay Locked Loop)を備えている。また、ディレイ調整回路1は、調整回路7と、制御部8と、I−V変換回路9と、第1カウンタ10と、第2カウンタ11と、ディレイ素子C11,C21,C31,C41,C51,C61,C71,C81,C91とを備えて、ディレイ素子C11,C21,C31,C41,C51,C61,C71,C81,C91のディレイ値の調整を行なっている。
【0013】
第1カウンタ10では、クロック端子にディレイ素子C71が、カウントイネーブル端子に基準信号Crefが入力されている。すなわち、第1カウンタ10は、ディレイ素子C71の出力信号の立ち上がりで基準信号Crefのハイレベルをカウントする。これにより、本来は位相比較されるための複雑な回路が必要であるが、第1エッジで基準信号を取り込むという簡易な回路で第1カウンタ10を構成することができる。
【0014】
第2カウンタ11では、クロック端子にディレイ素子C91が、カウントイネーブル端子に基準信号Crefが入力されている。すなわち、第2カウンタ11は、ディレイ素子C91の出力信号の立ち上がりで基準信号Crefのハイレベルをカウントする。これにより、本来は位相比較されるための複雑な回路が必要であるが、第2エッジで基準信号を取り込むという簡易な回路で第2カウンタ11を構成することができる。
【0015】
DLLでは、基準信号Crefの一周期と、ディレイ素子C10〜C80のディレイ値が同一となるようにロックされる。そのときに発生する積分器4からの基準信号VbはV−I変換回路5を介して、ディレイ素子C10〜C80にバイアス電圧を供給するI−V変換回路6と、調整回路7とに同じ電流として供給される。
【0016】
図2はV−I変換回路5の一例を示す回路図である。V−I変換回路5は、PMOSトランジスタP20,P21,P22とNMOSトランジスタN20と、抵抗素子R20とを備えている。PMOSトランジスタP20,P21,P22はカレントミラー回路を構成している。基準信号VbがNMOSトランジスタN20のゲート端子に入力されると、該カレントミラー回路の出力側トランジスタであるPMOSトランジスタP21およびP22から同じ電流値の電流が出力されることとなる。
【0017】
I−V変換回路6およびI−V変換回路9は同じ回路で構成される。図3は、I−V変換回路6およびI−V変換回路9の一例を示す回路図である。I−V変換回路6(9)は、PMOSトランジスタP30,P31,P32と、NMOSトランジスタN30,N31,N32,N33とを備えている。このうちNMOSトランジスタN30,N31と、PMOSトランジスタP30,P31と、NMOSトランジスタN32,N33とは、それぞれカレントミラー回路を構成している。入力端子Ib01(Ib1)に電流が入力されると、NMOSトランジスタN30に流れる電流と同じ電流がNMOSトランジスタN31にも流れる。すると、PMOSトランジスタP30に流れる電流と同じ電流がPMOSトランジスタP31にも流れ、さらに、NMOSトランジスタN32に流れる電流と同じ電流がNMOSトランジスタN33にも流れることとなる。したがって、入力端子Ib01(Ib1)に流れる電流が大きいとバイアス電圧Vbn0(Vbn1)の電位は高くなり、バイアス電圧Vbp0(Vbp1)の電位は低くなることとなる。
【0018】
ディレイ素子C10,C20,C30,C40,C50,C60,C70,C80,C11,C21,C31,C41,C51,C61,C71,C81,C91は同じ回路で構成される。図4はそのうちディレイ素子C10の一例を示す回路図である。ディレイ素子C10は、PMOSトランジスタP40,P41と、NMOSトランジスタN40,N41と、トランスファゲートTGとを備えている。
【0019】
PMOSトランジスタP40およびNMOSトランジスタN40、ならびに、PMOSトランジスタP41およびNMOSトランジスタN41はそれぞれインバータを構成し、それらインバータの2段構成でバッファを構成している。そのバッファの後段にはトランスファゲートTGが接続され、ゲートに入力されるバイアス電圧Vbp0(Vbp1),Vbn0(Vbn1)に応じて、トランスファゲートTGの伝達インピーダンスが変化して、遅延時間が変化することとなる。これにより、バイアス電圧Vbp0(Vbp1),Vbn0(Vbn1)により経路上の伝送インピーダンスが変化して遅延時間が変動するトランスファゲート部を用いることにより、遅延時間を調整することのできるディレイ素子を容易に構成することができる。
【0020】
図5は調整回路7の一例を示す回路図である。調整回路7は、PMOSトランジスタP50と、NMOSトランジスタN50,N51と、電流乗算回路50とを備えている。NMOSトランジスタN50,N51はカレントミラー回路を構成し、NMOSトランジスタN50に流れる電流とNMOSトランジスタN51に流れる電流とが一致する。PMOSトランジスタP50のゲートとドレインに接続された、電流乗算回路50への出力電圧Vin1は、入力電流Ib02の電流値に応じて変化する。例えば、入力電流Ib02が大きい場合には、出力電圧Vin1は低電圧となり、入力電流Ib02が小さい場合には、出力電圧Vin1は高電圧となる。
【0021】
図6は、電流乗算回路50の一例を示す回路図である。電流乗算回路50は、PMOSトランジスタP60,P61,P62,P63,P64,P65、P66,P67と、スイッチSW60,SW61,SW62,SW63,SW64,SW65,SW66,SW67とを備えている。制御部からの調整係数A110(3)〜(0)は、スイッチSW60,SW61,SW62,SW63に接続され、調整係数B001(3)〜(0)は、スイッチSW64,SW65,SW66,SW67に接続されて、図示しないCPUやシーケンサなどにより、制御されている。
【0022】
図6中、各トランジスタに記載された“M”はトランジスタの並列数を示し、“W”はトランジスタ幅を示している。スイッチが電源電圧VD側に接続されると非導通になるため、スイッチの出力がゲートに接続されるトランジスタから電流は出力されない。一方、スイッチが出力電圧Vin1側に接続されると、スイッチの出力がゲートに接続されるトランジスタからは出力電圧Vin1かつトランジスタの“M”および“W”に応じた電流が出力される。“M”および“W”の合成された値が、トランジスタ並列数M=10かつトランジスタ幅W=10μmとなる場合には、入力電流Ib02の1.0倍の電流が出力端子Ib1から出力されることとなる。
【0023】
調整係数A110(3)〜(0)で設定されるトランジスタ幅Wは、調整係数B001(3)〜(0)で設定されるトランジスタ幅Wである1μmの10倍の大きさである10μmにされている。また、調整係数A110(3)〜(0)および調整係数B001(3)〜(0)で設定されるトランジスタ並列数Mはそれぞれ、8、4,2,1にされている。例えば、調整係数A110(3)〜(0)と同じ設定を調整係数B001(3)〜(0)に対して行った場合、出力端子Ib1から出力される電流値は、10倍の電流値が出力されることとなる。
【0024】
図6の状態において、トランジスタ並列数M=8、トランジスタ幅W=10μmのPMOSトランジスタP60、トランジスタ並列数M=1、トランジスタ幅W=10μmのPMOSトランジスタP63、トランジスタ並列数M=4、トランジスタ幅W=1μmのPMOSトランジスタP65およびトランジスタ並列数M=2、トランジスタ幅W=1μmのPMOSトランジスタP66のゲートに出力電圧Vin1が入力されているため、出力端子Ib1は入力電流Ib02の0.96倍の電流を出力することとなる。
【0025】
次いで、図7〜図9を参照して、基準信号Crefと各ディレイの遅延時間との関係について説明する。第1カウンタ10(図1)は、ディレイ素子C71からの信号の立ち上がりエッジで基準信号Crefのハイレベルをカウントし、第2カウンタ11(図1)は、ディレイ素子C91からの信号の立ち上がりエッジで基準信号Crefのハイレベルをカウントする。これにより、ディレイ素子C71およびディレイ素子C91と、基準信号Crefとの位相関係が検知されることとなる。
【0026】
本実施形態において、第1カウンタ10では、ディレイ素子C71からの信号の立ち上がりエッジが16回発生する間に基準信号Crefがハイレベルである回数が計数される。また、第2カウンタ11では、ディレイ素子C91からの信号の立ち上がりエッジが16回発生する間に、基準信号Crefがハイレベルである回数が計数される。
【0027】
図7では、ディレイ素子C71,C81,C91の遅延時間が小さすぎる場合の関係が示されている。この場合、第1カウンタ10および第2カウンタ11では0が計数されることとなる。
【0028】
図8では、ディレイ素子C71,C81,C91の遅延時間が大きすぎる場合の関係が示されている。この場合、第1カウンタ10および第2カウンタ11では計数値の最大値(本例では16)が計数されることとなる。
【0029】
図9では、ディレイ素子C71,C81,C91の遅延時間が適切である場合の関係が示されている。この場合、第1カウンタ10では0が計数され、第2カウンタ11では計数値の最大値(本例では16)が計数されることとなる。また、この場合、ディレイ素子C71の出力の立ち上がりエッジが、最も基準信号Crefの立ち上がりエッジ寄りにある場合は、ディレイ素子C81の略遅延時間分、基準信号Crefの立ち上がりエッジよりもディレイ素子C81の出力の立ち上がりエッジが遅れることとなる。一方、ディレイ素子C91の出力の立ち上がりエッジが、最も基準信号Crefの立ち上がりエッジ寄りにある場合は、ディレイ素子C91の略遅延時間分、基準信号Crefの立ち上がりエッジよりもディレイ素子C81の出力の立ち上がりエッジが進むこととなる。すなわち、基準信号Crefの立ち上がりエッジとディレイ素子C81の出力の立ち上がりエッジとは、ディレイ素子C91の遅延時間分の進みから、ディレイ素子C81の遅延時間分の遅れの範囲に収まることとなる。
【0030】
次いで、制御部8の動作について説明する。制御部8は図示しないCPUやシーケンサなどにより制御される。図10は、制御部8の処理手順を示すフローチャートである。本例では第1カウンタ10の出力である計数値Cnt71および第2カウンタ11の出力である計数値Cnt91が16の場合について説明しているが、計数値Cnt71および計数値Cnt91は1以上であればよい。その場合には、以下の比較において「16であるか否か」とある判定の部分が、設定された計数値Cnt71および計数値Cnt91に読み替えて適用される。
まず、ステップS1において、エラーフラグERR1が0に、調整係数A110(3)〜(0)が1.0に、調整係数B001(3)〜(0)が0.00となるように初期化される。
【0031】
ステップS2において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、ステップS3に移動する。
【0032】
ステップS3において、調整係数A110(3)〜(0)がその最大調整値(本例では1.2)に設定される。
【0033】
ステップS4において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、調整係数A110(3)〜(0)をさらに調整するためステップS5に移動する。
【0034】
ステップS5において、調整係数A110(3)〜(0)から0.1の減算処理がなされ、ステップS6に移動する。
【0035】
ステップS6において、調整係数A110(3)〜(0)が調整不可能値(本例では0.7)であるか否かが判断される。そうである場合(Yes)には調整不可能とみなしエラーフラグERR1をセットするため、ステップS13に移動する。そうでない場合(No)には調整係数A110(3)〜(0)の調整を継続するためステップS7に移動する。
【0036】
ステップS7において、計数値Cnt71が0、かつ、計数値Cnt91が0であるか否かが判定される。そうである場合(Yes)にはステップS5に移動し、そうでない場合(No)にはステップS8に移動する。
【0037】
ステップS8において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、ステップS9に移動する。
【0038】
ステップS9において、計数値Cnt71が16、かつ、計数値Cnt91が16であるか否かが判定される。そうである場合(Yes)には、ステップS10に移動し、そうでない場合(No)には、調整不可能と判断しステップS13に移動する。
【0039】
ステップS10において、調整係数B001(3)〜(0)に0.01が加算処理され、ステップS11に移動する。
【0040】
ステップS11において、調整係数B001(3)〜(0)が0.10か否かが判定される。そうである場合(Yes)には、調整不可能と判断しステップS13に進み、そうでない場合(No)には、ステップS12に進む。
【0041】
ステップS12において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、さらに調整係数B001(3)〜(0)を微調整するためにステップS10に移動する。
【0042】
ステップS13において、調整が不可能と判断された場合であるため、エラーフラグERR1に1が設定され、処理が終了される。
【0043】
本実施形態にかかる制御部8では、ディレイ素子C71の出力の立ち上がりエッジが16回発生する間に基準信号Crefがハイレベルである回数が計数され、ディレイ素子C91の出力の立ち上がりエッジが16回発生する間に、基準信号Crefがハイレベルである回数が計数される。さらに、調整回路7では、第1カウンタ10の計数値が0となり、第2カウンタ11の計数値が16となるように出力電流Ib1を補正している。
【0044】
すなわち、ディレイ素子C71の出力の立ち上がりエッジが基準信号Crefの立ち上がりエッジよりも進んでいるかを16回計測し、ディレイ素子C91の出力の立ち上がりエッジが基準信号Crefの立ち上がりエッジよりも遅れているか否かを16回計測している。これにより、基準信号Crefの立ち上がりエッジにディレイ部のn段目の信号のローレベルからハイレベルへの遷移エッジの互いのタイミングが合っているか否かを検知できる。
【0045】
なお、一回だけの計測では、ディレイ素子C71やディレイ素子C91の出力がセットアップ/ホールドタイムやジッタの関係でうまく取り込めない場合にも、多数回計測すれば、より精度よく、基準信号Crefエッジにディレイ部のディレイ素子C81の信号のローレベルからハイレベルへの遷移エッジが合っているか否かを検知できるので好ましい。
【0046】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、Cnt71またはCnt91が0か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判定の範囲を持たせても良い。例えば、Cnt71またはCnt91が2以下の場合は、Cnt71またはCnt91が0と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
【0047】
また、Cnt71またはCnt91が16か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判断の範囲を持たせても良い。例えば、Cnt71またはCnt91が14以上の場合は、Cnt71またはCnt91が16と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
【0048】
また、本実施例では、ディレイ素子C11,C21,C31,C41,C51,C61,C71,C81,C91のディレイ素子アレイを一つだけ調整する回路構成になっているが、一つのみに限らず2つ以上のディレイ素子アレイを調整する場合にも本発明を適用することができる。
【0049】
なお、ローレベルは第1論理レベルの一例、ハイレベルは第2論理レベルの一例、第1カウンタは第1位相比較部の一例、第2カウンタは第2位相比較部の一例、基準信号Crefは第1基準信号の一例、基準信号Vbは第2基準信号の一例、調整回路7および制御部8はディレイ素子調整部の一例である。
【図面の簡単な説明】
【0050】
【図1】実施形態にかかるディレイ調整回路の構成を示すブロック図である。
【図2】V−I変換回路の一例を示す回路図である。
【図3】I−V変換回路の一例を示す回路図である。
【図4】ディレイ素子の一例を示す回路図である。
【図5】調整回路の一例を示す回路図である。
【図6】電流乗算回路の一例を示す回路図である。
【図7】Crefと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図8】Crefと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図9】Crefと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図10】制御部の処理手順を示すフローチャートである。
【図11】従来技術のタイミング信号発生回路の回路図である。
【符号の説明】
【0051】
1 ディレイ調整回路
2 位相比較器
3 チャージポンプ
4 積分器
5 V−I変換回路
6 I−V変換回路
7 調整回路
8 制御部
9 I−V変換回路
10 第1カウンタ
11 第2カウンタ
C10〜C80,C11〜C91 ディレイ素子
【技術分野】
【0001】
本発明は、ディレイ調整回路に関するものであり、特に、DLLなどからのバイアス信号を基準とするディレイ素子アレイに対するディレイ調整回路に関するものである。
【背景技術】
【0002】
DLLからのバイアス信号を基準としたディレイ調整回路として、特許文献1の技術が開示されている。図11に示す特許文献1の技術は、入力された基準信号CKrと同一の周期あるいは位相を有する内部信号CKinをフィードバック制御して生成する親回路101と、該親回路1からの内部信号CKinおよび制御信号CSを受け取って、基準信号CKrに対して所定のタイミングを有するタイミング信号TSを発生する子回路102とを備えるように構成している。これによれば、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。
【0003】
また、その他の関連技術として特許文献2の技術が開示されている。
【特許文献1】特開平11−261408号公報
【特許文献2】特開2005−012666号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献1の技術では、親回路101と同じ制御信号CSを用いて子回路102を制御したとしても同一チップ上の半導体装置内のディレイ素子のばらつきにより、かならずしも親回路と同様の遅延特性を持たせることができないため問題である。
【0005】
本発明は前記背景技術に鑑みなされたものであり、同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
その解決手段は、n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部と、前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知する第1位相比較部と、前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知する第2位相比較部と、前記第1位相比較部において前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2位相比較部において前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、を備えることを特徴とするディレイ調整回路である。
【0007】
また、他の解決手段は、n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知するステップと、前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップと、前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、を備えることを特徴とするディレイ調整回路の制御方法である。
【0008】
本発明では、ディレイ部において、第1エッジが第1基準信号エッジよりも進んでいるか否かを検知し、第2エッジが第1基準信号エッジよりも遅れているか否かを検知して、それらの結果に応じて基準信号に対してディレイ部のディレイ素子の遅延時間を補正して調整している。
【0009】
ディレイ素子調整部において、第1エッジが第1基準信号エッジよりも進んでおり、かつ第2エッジが第1基準信号エッジよりも遅れた状態にディレイ部のディレイ素子が調整されるとき、n段目の信号の第1論理レベルから第2論理レベルへの遷移エッジは第1基準信号エッジのタイミングと略一致することになり、ディレイ素子のばらつきがあったとしても精度よくディレイ部のn段目の信号の第1論理レベルから第2論理レベルへの遷移エッジを、第1基準信号エッジのタイミングに合わせることができる。
【発明の効果】
【0010】
本発明によれば、同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供することが可能となる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の増幅器について具体化した実施形態を図1〜図10に基づき図面を参照しつつ詳細に説明する。
【0012】
図1は本実施形態にかかるディレイ調整回路1の構成を示すブロック図である。ディレイ調整回路1は、位相比較器2と、チャージポンプ3と、積分器4と、V−I変換回路5と、I−V変換回路6と、ディレイ素子C10,C20,C30,C40,C50,C60,C70,C80とからなるDLL(Delay Locked Loop)を備えている。また、ディレイ調整回路1は、調整回路7と、制御部8と、I−V変換回路9と、第1カウンタ10と、第2カウンタ11と、ディレイ素子C11,C21,C31,C41,C51,C61,C71,C81,C91とを備えて、ディレイ素子C11,C21,C31,C41,C51,C61,C71,C81,C91のディレイ値の調整を行なっている。
【0013】
第1カウンタ10では、クロック端子にディレイ素子C71が、カウントイネーブル端子に基準信号Crefが入力されている。すなわち、第1カウンタ10は、ディレイ素子C71の出力信号の立ち上がりで基準信号Crefのハイレベルをカウントする。これにより、本来は位相比較されるための複雑な回路が必要であるが、第1エッジで基準信号を取り込むという簡易な回路で第1カウンタ10を構成することができる。
【0014】
第2カウンタ11では、クロック端子にディレイ素子C91が、カウントイネーブル端子に基準信号Crefが入力されている。すなわち、第2カウンタ11は、ディレイ素子C91の出力信号の立ち上がりで基準信号Crefのハイレベルをカウントする。これにより、本来は位相比較されるための複雑な回路が必要であるが、第2エッジで基準信号を取り込むという簡易な回路で第2カウンタ11を構成することができる。
【0015】
DLLでは、基準信号Crefの一周期と、ディレイ素子C10〜C80のディレイ値が同一となるようにロックされる。そのときに発生する積分器4からの基準信号VbはV−I変換回路5を介して、ディレイ素子C10〜C80にバイアス電圧を供給するI−V変換回路6と、調整回路7とに同じ電流として供給される。
【0016】
図2はV−I変換回路5の一例を示す回路図である。V−I変換回路5は、PMOSトランジスタP20,P21,P22とNMOSトランジスタN20と、抵抗素子R20とを備えている。PMOSトランジスタP20,P21,P22はカレントミラー回路を構成している。基準信号VbがNMOSトランジスタN20のゲート端子に入力されると、該カレントミラー回路の出力側トランジスタであるPMOSトランジスタP21およびP22から同じ電流値の電流が出力されることとなる。
【0017】
I−V変換回路6およびI−V変換回路9は同じ回路で構成される。図3は、I−V変換回路6およびI−V変換回路9の一例を示す回路図である。I−V変換回路6(9)は、PMOSトランジスタP30,P31,P32と、NMOSトランジスタN30,N31,N32,N33とを備えている。このうちNMOSトランジスタN30,N31と、PMOSトランジスタP30,P31と、NMOSトランジスタN32,N33とは、それぞれカレントミラー回路を構成している。入力端子Ib01(Ib1)に電流が入力されると、NMOSトランジスタN30に流れる電流と同じ電流がNMOSトランジスタN31にも流れる。すると、PMOSトランジスタP30に流れる電流と同じ電流がPMOSトランジスタP31にも流れ、さらに、NMOSトランジスタN32に流れる電流と同じ電流がNMOSトランジスタN33にも流れることとなる。したがって、入力端子Ib01(Ib1)に流れる電流が大きいとバイアス電圧Vbn0(Vbn1)の電位は高くなり、バイアス電圧Vbp0(Vbp1)の電位は低くなることとなる。
【0018】
ディレイ素子C10,C20,C30,C40,C50,C60,C70,C80,C11,C21,C31,C41,C51,C61,C71,C81,C91は同じ回路で構成される。図4はそのうちディレイ素子C10の一例を示す回路図である。ディレイ素子C10は、PMOSトランジスタP40,P41と、NMOSトランジスタN40,N41と、トランスファゲートTGとを備えている。
【0019】
PMOSトランジスタP40およびNMOSトランジスタN40、ならびに、PMOSトランジスタP41およびNMOSトランジスタN41はそれぞれインバータを構成し、それらインバータの2段構成でバッファを構成している。そのバッファの後段にはトランスファゲートTGが接続され、ゲートに入力されるバイアス電圧Vbp0(Vbp1),Vbn0(Vbn1)に応じて、トランスファゲートTGの伝達インピーダンスが変化して、遅延時間が変化することとなる。これにより、バイアス電圧Vbp0(Vbp1),Vbn0(Vbn1)により経路上の伝送インピーダンスが変化して遅延時間が変動するトランスファゲート部を用いることにより、遅延時間を調整することのできるディレイ素子を容易に構成することができる。
【0020】
図5は調整回路7の一例を示す回路図である。調整回路7は、PMOSトランジスタP50と、NMOSトランジスタN50,N51と、電流乗算回路50とを備えている。NMOSトランジスタN50,N51はカレントミラー回路を構成し、NMOSトランジスタN50に流れる電流とNMOSトランジスタN51に流れる電流とが一致する。PMOSトランジスタP50のゲートとドレインに接続された、電流乗算回路50への出力電圧Vin1は、入力電流Ib02の電流値に応じて変化する。例えば、入力電流Ib02が大きい場合には、出力電圧Vin1は低電圧となり、入力電流Ib02が小さい場合には、出力電圧Vin1は高電圧となる。
【0021】
図6は、電流乗算回路50の一例を示す回路図である。電流乗算回路50は、PMOSトランジスタP60,P61,P62,P63,P64,P65、P66,P67と、スイッチSW60,SW61,SW62,SW63,SW64,SW65,SW66,SW67とを備えている。制御部からの調整係数A110(3)〜(0)は、スイッチSW60,SW61,SW62,SW63に接続され、調整係数B001(3)〜(0)は、スイッチSW64,SW65,SW66,SW67に接続されて、図示しないCPUやシーケンサなどにより、制御されている。
【0022】
図6中、各トランジスタに記載された“M”はトランジスタの並列数を示し、“W”はトランジスタ幅を示している。スイッチが電源電圧VD側に接続されると非導通になるため、スイッチの出力がゲートに接続されるトランジスタから電流は出力されない。一方、スイッチが出力電圧Vin1側に接続されると、スイッチの出力がゲートに接続されるトランジスタからは出力電圧Vin1かつトランジスタの“M”および“W”に応じた電流が出力される。“M”および“W”の合成された値が、トランジスタ並列数M=10かつトランジスタ幅W=10μmとなる場合には、入力電流Ib02の1.0倍の電流が出力端子Ib1から出力されることとなる。
【0023】
調整係数A110(3)〜(0)で設定されるトランジスタ幅Wは、調整係数B001(3)〜(0)で設定されるトランジスタ幅Wである1μmの10倍の大きさである10μmにされている。また、調整係数A110(3)〜(0)および調整係数B001(3)〜(0)で設定されるトランジスタ並列数Mはそれぞれ、8、4,2,1にされている。例えば、調整係数A110(3)〜(0)と同じ設定を調整係数B001(3)〜(0)に対して行った場合、出力端子Ib1から出力される電流値は、10倍の電流値が出力されることとなる。
【0024】
図6の状態において、トランジスタ並列数M=8、トランジスタ幅W=10μmのPMOSトランジスタP60、トランジスタ並列数M=1、トランジスタ幅W=10μmのPMOSトランジスタP63、トランジスタ並列数M=4、トランジスタ幅W=1μmのPMOSトランジスタP65およびトランジスタ並列数M=2、トランジスタ幅W=1μmのPMOSトランジスタP66のゲートに出力電圧Vin1が入力されているため、出力端子Ib1は入力電流Ib02の0.96倍の電流を出力することとなる。
【0025】
次いで、図7〜図9を参照して、基準信号Crefと各ディレイの遅延時間との関係について説明する。第1カウンタ10(図1)は、ディレイ素子C71からの信号の立ち上がりエッジで基準信号Crefのハイレベルをカウントし、第2カウンタ11(図1)は、ディレイ素子C91からの信号の立ち上がりエッジで基準信号Crefのハイレベルをカウントする。これにより、ディレイ素子C71およびディレイ素子C91と、基準信号Crefとの位相関係が検知されることとなる。
【0026】
本実施形態において、第1カウンタ10では、ディレイ素子C71からの信号の立ち上がりエッジが16回発生する間に基準信号Crefがハイレベルである回数が計数される。また、第2カウンタ11では、ディレイ素子C91からの信号の立ち上がりエッジが16回発生する間に、基準信号Crefがハイレベルである回数が計数される。
【0027】
図7では、ディレイ素子C71,C81,C91の遅延時間が小さすぎる場合の関係が示されている。この場合、第1カウンタ10および第2カウンタ11では0が計数されることとなる。
【0028】
図8では、ディレイ素子C71,C81,C91の遅延時間が大きすぎる場合の関係が示されている。この場合、第1カウンタ10および第2カウンタ11では計数値の最大値(本例では16)が計数されることとなる。
【0029】
図9では、ディレイ素子C71,C81,C91の遅延時間が適切である場合の関係が示されている。この場合、第1カウンタ10では0が計数され、第2カウンタ11では計数値の最大値(本例では16)が計数されることとなる。また、この場合、ディレイ素子C71の出力の立ち上がりエッジが、最も基準信号Crefの立ち上がりエッジ寄りにある場合は、ディレイ素子C81の略遅延時間分、基準信号Crefの立ち上がりエッジよりもディレイ素子C81の出力の立ち上がりエッジが遅れることとなる。一方、ディレイ素子C91の出力の立ち上がりエッジが、最も基準信号Crefの立ち上がりエッジ寄りにある場合は、ディレイ素子C91の略遅延時間分、基準信号Crefの立ち上がりエッジよりもディレイ素子C81の出力の立ち上がりエッジが進むこととなる。すなわち、基準信号Crefの立ち上がりエッジとディレイ素子C81の出力の立ち上がりエッジとは、ディレイ素子C91の遅延時間分の進みから、ディレイ素子C81の遅延時間分の遅れの範囲に収まることとなる。
【0030】
次いで、制御部8の動作について説明する。制御部8は図示しないCPUやシーケンサなどにより制御される。図10は、制御部8の処理手順を示すフローチャートである。本例では第1カウンタ10の出力である計数値Cnt71および第2カウンタ11の出力である計数値Cnt91が16の場合について説明しているが、計数値Cnt71および計数値Cnt91は1以上であればよい。その場合には、以下の比較において「16であるか否か」とある判定の部分が、設定された計数値Cnt71および計数値Cnt91に読み替えて適用される。
まず、ステップS1において、エラーフラグERR1が0に、調整係数A110(3)〜(0)が1.0に、調整係数B001(3)〜(0)が0.00となるように初期化される。
【0031】
ステップS2において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、ステップS3に移動する。
【0032】
ステップS3において、調整係数A110(3)〜(0)がその最大調整値(本例では1.2)に設定される。
【0033】
ステップS4において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、調整係数A110(3)〜(0)をさらに調整するためステップS5に移動する。
【0034】
ステップS5において、調整係数A110(3)〜(0)から0.1の減算処理がなされ、ステップS6に移動する。
【0035】
ステップS6において、調整係数A110(3)〜(0)が調整不可能値(本例では0.7)であるか否かが判断される。そうである場合(Yes)には調整不可能とみなしエラーフラグERR1をセットするため、ステップS13に移動する。そうでない場合(No)には調整係数A110(3)〜(0)の調整を継続するためステップS7に移動する。
【0036】
ステップS7において、計数値Cnt71が0、かつ、計数値Cnt91が0であるか否かが判定される。そうである場合(Yes)にはステップS5に移動し、そうでない場合(No)にはステップS8に移動する。
【0037】
ステップS8において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、ステップS9に移動する。
【0038】
ステップS9において、計数値Cnt71が16、かつ、計数値Cnt91が16であるか否かが判定される。そうである場合(Yes)には、ステップS10に移動し、そうでない場合(No)には、調整不可能と判断しステップS13に移動する。
【0039】
ステップS10において、調整係数B001(3)〜(0)に0.01が加算処理され、ステップS11に移動する。
【0040】
ステップS11において、調整係数B001(3)〜(0)が0.10か否かが判定される。そうである場合(Yes)には、調整不可能と判断しステップS13に進み、そうでない場合(No)には、ステップS12に進む。
【0041】
ステップS12において、計数値Cnt71が0、かつ、計数値Cnt91が16であるか否かが判断される。そうである場合(Yes)には、図9のように遅延時間が適切であるため、処理を終了する。そうでない場合(No)には、さらに調整係数B001(3)〜(0)を微調整するためにステップS10に移動する。
【0042】
ステップS13において、調整が不可能と判断された場合であるため、エラーフラグERR1に1が設定され、処理が終了される。
【0043】
本実施形態にかかる制御部8では、ディレイ素子C71の出力の立ち上がりエッジが16回発生する間に基準信号Crefがハイレベルである回数が計数され、ディレイ素子C91の出力の立ち上がりエッジが16回発生する間に、基準信号Crefがハイレベルである回数が計数される。さらに、調整回路7では、第1カウンタ10の計数値が0となり、第2カウンタ11の計数値が16となるように出力電流Ib1を補正している。
【0044】
すなわち、ディレイ素子C71の出力の立ち上がりエッジが基準信号Crefの立ち上がりエッジよりも進んでいるかを16回計測し、ディレイ素子C91の出力の立ち上がりエッジが基準信号Crefの立ち上がりエッジよりも遅れているか否かを16回計測している。これにより、基準信号Crefの立ち上がりエッジにディレイ部のn段目の信号のローレベルからハイレベルへの遷移エッジの互いのタイミングが合っているか否かを検知できる。
【0045】
なお、一回だけの計測では、ディレイ素子C71やディレイ素子C91の出力がセットアップ/ホールドタイムやジッタの関係でうまく取り込めない場合にも、多数回計測すれば、より精度よく、基準信号Crefエッジにディレイ部のディレイ素子C81の信号のローレベルからハイレベルへの遷移エッジが合っているか否かを検知できるので好ましい。
【0046】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、Cnt71またはCnt91が0か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判定の範囲を持たせても良い。例えば、Cnt71またはCnt91が2以下の場合は、Cnt71またはCnt91が0と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
【0047】
また、Cnt71またはCnt91が16か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判断の範囲を持たせても良い。例えば、Cnt71またはCnt91が14以上の場合は、Cnt71またはCnt91が16と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
【0048】
また、本実施例では、ディレイ素子C11,C21,C31,C41,C51,C61,C71,C81,C91のディレイ素子アレイを一つだけ調整する回路構成になっているが、一つのみに限らず2つ以上のディレイ素子アレイを調整する場合にも本発明を適用することができる。
【0049】
なお、ローレベルは第1論理レベルの一例、ハイレベルは第2論理レベルの一例、第1カウンタは第1位相比較部の一例、第2カウンタは第2位相比較部の一例、基準信号Crefは第1基準信号の一例、基準信号Vbは第2基準信号の一例、調整回路7および制御部8はディレイ素子調整部の一例である。
【図面の簡単な説明】
【0050】
【図1】実施形態にかかるディレイ調整回路の構成を示すブロック図である。
【図2】V−I変換回路の一例を示す回路図である。
【図3】I−V変換回路の一例を示す回路図である。
【図4】ディレイ素子の一例を示す回路図である。
【図5】調整回路の一例を示す回路図である。
【図6】電流乗算回路の一例を示す回路図である。
【図7】Crefと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図8】Crefと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図9】Crefと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図10】制御部の処理手順を示すフローチャートである。
【図11】従来技術のタイミング信号発生回路の回路図である。
【符号の説明】
【0051】
1 ディレイ調整回路
2 位相比較器
3 チャージポンプ
4 積分器
5 V−I変換回路
6 I−V変換回路
7 調整回路
8 制御部
9 I−V変換回路
10 第1カウンタ
11 第2カウンタ
C10〜C80,C11〜C91 ディレイ素子
【特許請求の範囲】
【請求項1】
n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部と、
前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知する第1位相比較部と、
前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知する第2位相比較部と、
前記第1位相比較部において前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2位相比較部において前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、
を備えることを特徴とするディレイ調整回路。
【請求項2】
請求項1に記載のディレイ調整回路であって、
前記ディレイ部の前記ディレイ素子と同一のディレイ素子をn段有して構成されるDLL部をさらに備え、
前記第1基準信号は、前記DLL部の参照クロック入力に入力される基準クロックであり、
前記第2基準信号は、前記DLL部の前記ディレイ素子における遅延時間を調整するバイアス信号である
ことを特徴とするディレイ調整回路。
【請求項3】
請求項1に記載のディレイ調整回路であって、
前記ディレイ素子は
前記第2基準バイアス信号がゲートに与えられ、前記ディレイ素子の伝達経路に設けられるトランスファゲート部を含む
ことを特徴とするディレイ調整回路。
【請求項4】
請求項1に記載のディレイ調整回路であって、
前記第1位相比較部は、前記第1基準信号を前記n−1段目のディレイ素子の信号の前記第1エッジで取り込む際、取り込まれた前記第1基準信号が前記第1論理レベルである場合に、前記第1エッジが前記第1基準信号エッジよりも進んでいると判断する
ことを特徴とするディレイ調整回路。
【請求項5】
請求項1に記載のディレイ調整回路であって、
前記第2位相比較部は、前記第1基準信号を前記n+1段目のディレイ素子の信号の前記第2エッジで取り込む際、取り込まれた前記第1基準信号が前記第2論理レベルである場合に、前記第2エッジが前記第1基準信号エッジよりも遅れていると判断する
ことを特徴とするディレイ調整回路。
【請求項6】
請求項1に記載のディレイ調整回路であって、
前記第1位相比較部は前記第1エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数する第1カウンタを含み、
前記第2位相比較部は前記第1エッジに引き続く前記第2エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数する第2カウンタを含み、
前記第1カウンタと前記第2カウンタとの計数動作は、i回(i≧1)行なわれ、
前記ディレイ素子調整部は、
前記第1カウンタの計数値が0となり、前記第2カウンタの計数値がiとなるように前記第2基準信号を補正する
ことを特徴とするディレイ調整回路。
【請求項7】
請求項6に記載のディレイ調整回路であって、
i=1の場合において、前記第1カウンタ及び前記第2カウンタの計数値が1の場合には前記ディレイ素子の遅延時間が小さくなるように遅延時間を調整し、前記第1カウンタ及び前記第2カウンタの計数値が0の場合には前記ディレイ素子の遅延時間が大きくなるように遅延時間を調整する
ことを特徴とするディレイ調整回路。
【請求項8】
n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、
前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知するステップと、
前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップと、
前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、
を備えることを特徴とするディレイ調整回路の制御方法。
【請求項9】
請求項8に記載のディレイ調整回路の制御方法であって、
前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップは、前記第1エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数するステップを含み、
前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップは、前記第1エッジに引き続く前記第2エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数するステップを含み、
前記第1基準信号が前記第2論理レベルである場合に計数するステップと前記第1基準信号が前記第2論理レベルである場合に計数するステップとの計数動作は、i回(i≧1)行なわれ、
前記基準バイアス信号を出力するステップは、
前記第1カウンタの計数値が0となり、前記第2カウンタの計数値がiとなるように前記第2基準信号を補正するステップを含む
ことを特徴とするディレイ調整回路の制御方法。
【請求項1】
n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部と、
前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知する第1位相比較部と、
前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知する第2位相比較部と、
前記第1位相比較部において前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2位相比較部において前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、
を備えることを特徴とするディレイ調整回路。
【請求項2】
請求項1に記載のディレイ調整回路であって、
前記ディレイ部の前記ディレイ素子と同一のディレイ素子をn段有して構成されるDLL部をさらに備え、
前記第1基準信号は、前記DLL部の参照クロック入力に入力される基準クロックであり、
前記第2基準信号は、前記DLL部の前記ディレイ素子における遅延時間を調整するバイアス信号である
ことを特徴とするディレイ調整回路。
【請求項3】
請求項1に記載のディレイ調整回路であって、
前記ディレイ素子は
前記第2基準バイアス信号がゲートに与えられ、前記ディレイ素子の伝達経路に設けられるトランスファゲート部を含む
ことを特徴とするディレイ調整回路。
【請求項4】
請求項1に記載のディレイ調整回路であって、
前記第1位相比較部は、前記第1基準信号を前記n−1段目のディレイ素子の信号の前記第1エッジで取り込む際、取り込まれた前記第1基準信号が前記第1論理レベルである場合に、前記第1エッジが前記第1基準信号エッジよりも進んでいると判断する
ことを特徴とするディレイ調整回路。
【請求項5】
請求項1に記載のディレイ調整回路であって、
前記第2位相比較部は、前記第1基準信号を前記n+1段目のディレイ素子の信号の前記第2エッジで取り込む際、取り込まれた前記第1基準信号が前記第2論理レベルである場合に、前記第2エッジが前記第1基準信号エッジよりも遅れていると判断する
ことを特徴とするディレイ調整回路。
【請求項6】
請求項1に記載のディレイ調整回路であって、
前記第1位相比較部は前記第1エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数する第1カウンタを含み、
前記第2位相比較部は前記第1エッジに引き続く前記第2エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数する第2カウンタを含み、
前記第1カウンタと前記第2カウンタとの計数動作は、i回(i≧1)行なわれ、
前記ディレイ素子調整部は、
前記第1カウンタの計数値が0となり、前記第2カウンタの計数値がiとなるように前記第2基準信号を補正する
ことを特徴とするディレイ調整回路。
【請求項7】
請求項6に記載のディレイ調整回路であって、
i=1の場合において、前記第1カウンタ及び前記第2カウンタの計数値が1の場合には前記ディレイ素子の遅延時間が小さくなるように遅延時間を調整し、前記第1カウンタ及び前記第2カウンタの計数値が0の場合には前記ディレイ素子の遅延時間が大きくなるように遅延時間を調整する
ことを特徴とするディレイ調整回路。
【請求項8】
n+1段(ただし、n≧2)のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、
前記ディレイ部のn−1段目の信号の第1論理レベルから第2論理レベルへの遷移エッジである第1エッジが第1基準信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第1基準信号エッジよりも進んでいるか否かを検知するステップと、
前記ディレイ部のn+1段目の信号の前記第1論理レベルから前記第2論理レベルへの遷移エッジである第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップと、
前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第1エッジが前記第1基準信号エッジよりも進んでおり、かつ、前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第2エッジが前記第1基準信号エッジよりも遅れるように、第2基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、
を備えることを特徴とするディレイ調整回路の制御方法。
【請求項9】
請求項8に記載のディレイ調整回路の制御方法であって、
前記第1エッジが前記第1基準信号エッジよりも進んでいるか否か検知するステップは、前記第1エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数するステップを含み、
前記第2エッジが前記第1基準信号エッジよりも遅れているか否かを検知するステップは、前記第1エッジに引き続く前記第2エッジに応じて、前記第1基準信号が前記第2論理レベルである場合に計数するステップを含み、
前記第1基準信号が前記第2論理レベルである場合に計数するステップと前記第1基準信号が前記第2論理レベルである場合に計数するステップとの計数動作は、i回(i≧1)行なわれ、
前記基準バイアス信号を出力するステップは、
前記第1カウンタの計数値が0となり、前記第2カウンタの計数値がiとなるように前記第2基準信号を補正するステップを含む
ことを特徴とするディレイ調整回路の制御方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−42708(P2008−42708A)
【公開日】平成20年2月21日(2008.2.21)
【国際特許分類】
【出願番号】特願2006−216587(P2006−216587)
【出願日】平成18年8月9日(2006.8.9)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成20年2月21日(2008.2.21)
【国際特許分類】
【出願日】平成18年8月9日(2006.8.9)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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