【課題】ＣＰＵのパフォーマンスに影響を及ぼすことなく、故障診断を行うことを可能にする半導体集積回路を提供する。
【解決手段】通常動作において利用される第１のバスＢＵＳＡ、及びそれとは異なる第２のバスＢＵＳＡに接続されたＣＰＵ１から第２のバスを介して出力される診断情報に基づいて、診断マクロ６が誤り検出情報を求め、プログラムの実行に応じて求められた最終の誤り検出情報と保持している１つの期待値との比較によりＣＰＵが故障しているか否かを判定するようにして、通常動作に利用される第１のバスの負荷を増加させずに、故障診断を行えるようにする。 （もっと読む）

【課題】それぞれが、いずれかのブロック３３に分類可能な複数のメモリセル３１から構成されたメモリ部３０に記憶するデータの誤り訂正処理の効率が良いメモリコントローラ１０および半導体記憶装置２を提供する。
【解決手段】誤り訂正数と対応した誤り訂正レベルを記憶する誤り訂正数対応テーブル２５と、各ブロック単位の誤り訂正レベルを記憶する誤り訂正レベル記憶部２３と、各ブロック単位ごとの誤り訂正不能回数を計測する訂正不能回数計測部２６と、誤り訂正不能回数が所定の回数を超えるごとに、各ブロックの誤り訂正レベルを変更する誤り訂正レベル変更部２４と、誤り訂正レベルおよび誤り訂正数対応テーブル２５にもとづいた誤り訂正数で符号化処理を行う符号化器２１と、復号器２２と、を有する。 （もっと読む）

【課題】冗長符号データ列を生成する際に高速で拡大ガロア体演算を実行できる冗長符号生成方法を提供する。
【解決手段】冗長符号生成方法は、元データを複数のデータ列に分割することと、各データ列をそれぞれビット列に分割することと、各ビット列をメモリの異なる記憶領域に格納することと、所定の複数のビット数をデータ単位として、メモリに格納されている各ビット列から取り出されるデータ単位分のビットをベクトルとし、拡大ガロア体の原始多項式に対応する同伴行列を含み冗長符号データ列の生成に用いられる演算式に応じ、複数のベクトルの間で排他的論理和演算を実行することにより、ベクトル内でのビットシフトを行うことなく冗長符号データ列を構成するビット列を算出することと、を有する。 （もっと読む）

【課題】別途のデバイスを追加することなく、ＤＲＡＭバッファにエラー訂正コードを適用することのできるＤＲＡＭバッファ管理装置および方法を提供すること。
【解決手段】ＤＲＡＭバッファ管理装置およびＤＲＡＭバッファ管理方法が開示される。当該ＤＲＡＭバッファ管理装置およびＤＲＡＭバッファ管理方法においては、ＤＲＡＭバッファに記録されるデータに対するエラー訂正コードを生成し、前記データおよび前記ＥＣＣを前記ＤＲＡＭバッファに記録する。
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【課題】誤り検出符号の変換過程において十分なデータ保護を行う。
【解決手段】データ保護回路４内の生成部１００＿１は、入力データＤ１ｉｎを、これを出力データＤ１ｏｕｔとして出力するための経路(Ｐ２→Ｐ４→Ｐ１０→Ｐ１３)上の一の箇所(例えば、Ｐ２とＰ４の接続ノード)から取得し、第２の誤り検出符号(例えば、ＥＣＣ Ｃ１)を生成する。検査部２００＿１は、入力データＤ１ｉｎを、前記経路上の生成部１００＿１の取得箇所よりも出力側に近い他の箇所(例えば、Ｐ１０とＰ１３の接続ノード)から取得し、第１の誤り検出符号(例えば、パリティＣ２)を用いて入力データＤ１ｉｎの検査を行う。また、接続部３００＿１は、入力データＤ１ｉｎが生成部１００＿１に次いで検査部２００＿１により取得されるよう、生成部１００＿１の取得箇所(Ｐ２とＰ４の接続ノード)と検査部２００＿１の取得箇所(Ｐ１０とＰ１３の接続ノード)とを接続する。 （もっと読む）

【課題】ソフトエラーに基づく演算結果の誤りを確実に検出する。
【解決手段】エラー検出機能付き演算回路は、グレイコード形式の第１の数値を保持するレジスタと、前記レジスタに保持された前記第１の数値から、該第１の数値に対する所定の数値演算の結果である第２の数値をグレイコード形式で求めて出力する数値演算手段と、前記レジスタに保持された前記第１の数値に対するパリティ値である第１のパリティ値を使用して、前記数値演算に対応する所定の論理演算を行うことにより、前記第２の値に対するパリティ値である第２のパリティ値を生成するパリティ演算手段と、前記パリティ演算手段により生成された前記第２のパリティ値を使用して、前記数値演算手段により出力された前記第２の数値に対するパリティチェックを行うパリティチェック手段と、を有する。 （もっと読む）

本開示は、メモリコントローラでのデータ完全性のための方法、装置、及びシステムを含む。１つのメモリコントローラの実施形態は、ホストインタフェース、及びホストインタフェースに結合される第１のエラー検出回路を含む。メモリコントローラは、メモリインタフェースと、メモリインタフェースに結合される第２のエラー検出回路を含むことができる。第１のエラー検出回路は、ホストインタフェースから受信されるデータに対してエラー検出データを計算し、ホストインタフェースに送信されるデータの完全性をチェックするように構成できる。第２のエラー検出回路は、メモリインタフェースに送信されるデータ及び第１のエラー訂正データに対してエラー訂正データを計算し、メモリインタフェースから受信されるデータ及び第１のエラー訂正データの完全性をチェックするように構成できる。 （もっと読む）

【課題】 冗長化されたコントローラ間の診断通信に失敗が発生した場合に、故障箇所を特定することを可能とする冗長化制御制御装置を実現する。
【解決手段】 第１コントローラ及び第２コントローラが、シリアルバスを介して相互に通信すると共に、通信バスを介して上位装置と通信し、各コントローラは診断フレームを自側より相手側コントローラに送信するトランシーバーと相手側から送信された診断フレームを受信するレシーバーを具備する冗長化制御装置において、
前記第１コントローラ及び第２コントローラは、
自側トランシーバーの送信データのフィードバックチェック手段と、
相手側からの受信データに対する１ビット誤りまたは多ビット誤りを検出する、誤り検出手段と、
を備える。 （もっと読む）

一実施例では、方法は、イベントの生起及び非生起の何れかを判定する工程であって、生起及び非生起の何れかがイベント判定をもたらす工程と、イベント・ビットを有するコードを処理する工程であって、上記処理は、イベント・ビットがイベント判定に対応するかを判定することにより、判定及びコードに応じる工程と、イベント・ビットがイベント判定に対応しない場合、イベント判定に対応するポイズン・ビットを生成するようコードをコード化する工程とを提供する。
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【課題】フラッシュメモリのプログラムをＲＡＭに展開して使用する場合、エラーの原因がいずれのメモリにあるのか特定できない。
【解決手段】情報処理装置１０は、プログラムコードとこのプログラムコードの読み出し誤りを訂正するための第１の誤り訂正符号とを記憶するフラッシュメモリ２５と、このメモリ２５から読み出されたプログラムコード及び第１の誤り訂正符号を記憶するＲＡＭ２６と、このＲＡＭ２６に記憶されたプログラムコードを実行するＣＰＵ２１とを備えている。ＣＰＵ２１は、ＲＡＭ２６に記憶されたプログラムコードに基づいて第２の誤り訂正符号を算出する誤り訂正符号算出機能と、ＲＡＭ２６に記憶された第１の誤り訂正符号と前記誤り訂正符号算出部により算出された第２の誤り訂正符号とに基づいてメモリ２５及びＲＡＭ２６の記憶不良の有無を判定する判定機能とを有している。 （もっと読む）