【課題】メモリアクセスを削減する変換器及び変換方法を提供する。
【解決手段】本発明の変換器は、メモリからフェッチしたレジスタ形式のバイトコードを保持する保持部と、バイトコードの命令コードに対応したネイティブコードのひな形を格納する第１記憶部と、保持部からバイトコードを取り出し、第１記憶部に格納されているネイティブコードのひな形を用いて、当該バイトコードに対応する１または複数のネイティブコードを作成する命令作成部と、物理レジスタと、命令作成部が作成したネイティブコードにより当該物理レジスタに格納されたデータに対応するデータを格納するメモリ上のレジスタとの対応関係を示すデータを格納する第２記憶部と、を備え、命令作成部は、作成するネイティブコードが、第２記憶部に格納されたデータに含まれるメモリ上のレジスタに関するロード命令であると判定した場合、当該ネイティブコードの作成を省略することを特徴とする。 （もっと読む）

【課題】エミュレートする処理が分岐命令であることによる処理速度の低下を抑制できる。
【解決手段】情報処理装置１では、第１のプロセッサ１１が、受信した命令アドレスの次の命令アドレスを算出する算出部１１ａと、算出した命令アドレスと当該命令アドレスに基づいて読み出した命令情報とを第２のプロセッサ１２に送信する第１の送信部１１ｂとを含み、第２のプロセッサ１２が、実行した処理の実行結果に含まれる第１の命令アドレスを第１のプロセッサ１１に送信する第２の送信部１２ａと、第１のプロセッサ１１から受信した第２の命令アドレスが、第１の命令アドレスと同じである場合に、第１のプロセッサ１１から受信した命令情報に基づく処理を実行し、第２の命令アドレスが第１の命令アドレスと同じでない場合に、第１の命令アドレスに基づいて命令情報を読出し、読み出した命令情報に基づく処理を実行する実行部１２ｂとを含む。 （もっと読む）

【課題】仮想マシン（ＶＭ）環境におけるマネージド・ランタイム・アプリケーションの性能を最適化するために、下層のプロセッサの機能を使用可能にする。
【解決手段】１つ以上のプロセッサ命令に関連するプロセッサ命令スタブ（ＰＩＰＳ）が生成される。この「スタブ」は、プログラムの実行時に種々のタスクを実行するために提供される、動的に生成されるコードの一部を指す。そして、生成されたＰＩＰＳに基づいて、１つ以上のプロセッサ命令を実行するために最適化アプリケーション・プログラム・インタフェースが生成される。 （もっと読む）

【課題】動的バイナリ変換の課題はオーバーヘッドであり、効率的なレジスタマッピングを用いて、レジスタのエミュレーションオーバーヘッドを減らすことを目的とする。
【解決手段】本開示書は、より多くのレジスタを備えるシステムからより少ないレジスタを備えるシステムへとレジスタをマッピングするためのシステム及び方法を提供する。リージョンは、一つ以上の相対的に頻度の高いレジスタアクセスを行うコードブロックを含むように構成される。前記最も頻繁にアクセスされるソースレジスタは、ターゲットレジスタへマッピングされる。リージョン内の各ブロックは、プロローグ及び少なくとも一つのエピローグによって境界される。プロローグは、レジスタマッピングを実装するよう構成され、エピローグは、リージョン内のブロックからリージョン内又はリージョン内でない別のブロックへのプログラムフローを管理するよう構成される。 （もっと読む）

【課題】他のプロセッサの命令セットで構成されたシーケンス処理プログラムを自プロセッサ上で実行する際に、プログラムのコード変換による処理速度の低下を防ぐ新しい制御装置を提供する。
【解決手段】プロセッサ２は、記憶部３からデータを読出して、プログラムとして記述された処理を実行し、データの内容に応じて記憶部３からのデータ取得方法を切替える指令を変換指令部６に通知する。変換指令部６はプロセッサ２からの通知によって切替え部５の動作を変更する。切替え部５は記憶部３と直接または変換部４を介して接続されており、変換指令部６からの指示に従って、記憶部３からのデータ読み取り方法を切替える。変換部４は、記憶部３からの読取データを後述の変換方式に従って、プロセッサ２が処理可能なデータに変換する。 （もっと読む）

【課題】マルチプロセッサアーキテクチャを使用するエミュレーションシステムにおいて、より高速でより効率的なエミュレーションを提供する。
【解決手段】ある被エミュレーション側プロセシングユニットのエミュレーションを２つ（あるいはそれ以上の）エミュレーション側プロセシングユニットに分割することにより、それら被エミュレーション側プロセシングユニットのエミュレーション間の通信を提供するために必要なメッセージトラフィックを減少できることを認識する。同様に、通常互いの通信量の多い複数のプロセシングユニットのエミュレーションを（単一のエミュレーション側プロセシングユニット上に）グルーピングすることにより、それら被エミュレーション側プロセシングユニットのエミュレーション間の通信を提供するために必要なメッセージトラフィックをやはり大幅に減少する。 （もっと読む）

【課題】並列化されていないソフトウェアを用いて、マルチコアプロセッサを有する情報処理システムで並列化したソフトウェアを動作させたときの性能を評価する。
【解決手段】並列化前のソフトウェア１０９を命令セットシミュレータ１０２で動作させながら、命令セットシミュレータでのシミュレーションにより要求されたバスアクセスを分割条件に従って分割し、バスシミュレータ１０３にて、バスの各ポートに対して分割されたバスアクセスについてバスモデルに対するバスアクセスを生成させバスモデルに供給するようにして、ソフトウェアの並列化を行うことなく、マルチコアプロセッサを有する情報処理システムで並列化したソフトウェアを動作させたときのバスアクセスを再現する。 （もっと読む）

【課題】 アプリケーションを実行するプロセッサーの性能を評価したりあるいはそのプロセッサーで最適に実行可能なアプリケーションを作成するために使用されるプロセッサーのシミュレーション技術が開示される。
【解決手段】 いくつかの機能ユニットを含んでいる再構成可能プロセッサーのシミュレーション装置はオペランドを生成する機能ユニットとそのオペランドを消耗する機能ユニットの間のルーティング経路をキューで表現してプロセッサーをモデリングする。これらのキューのサイジュは機能ユニットの間のルーティングのディレーに関する情報とスケジューラーから受信したモジューロスケジューリングによる循環ループのステージ情報をもとに決定される。各ルーティングキューの動作に関するホスト向バイナリコードを保存するモデリングコードDBを備えており、バイナリファイルの代わりに対応するホスト向バイナリコードを実行してシミュレーションする。 （もっと読む）

【課題】元のプロセッサ及び目標プロセッサの異なるサイズのアドレス空間を正しく考慮し、できる限り、少ない命令によりベースレジスタ相対命令を変換する方法を規定し、効果的なエミュレーションを提供する。
【解決手段】元のプロセッサがアドレス指定のためにｎビットの長さを有するアドレスを使用し、目標プロセッサはｍビットの長さを有するアドレスを使用し、ｍはｎよりも大きい。目標プロセッサ上の投影されたアドレスは、ベースレジスタ相対命令の第１のオフセット（Ｄ_１）以上であり、差（ｍａｘ−ｍｉｎ）未満のオフセット（Ｄ）及びベースレジスタ（Ｒ）の内容の和を形成し、ｎビットの長さを有するアドレスで巡回アドレス空間に和を投影する。ベースレジスタ相対命令を変換するためのアドレスは、算出された投影アドレス及び命令のそれぞれの距離値（Ｄ１．Ｄ２）からオフセットＤを引いた値によって求められる。 （もっと読む）

【課題】アプリケーション開発を行いながら、同時に実機による動作確認が行える情報処理装置、エミュレーションシステム、及びエミュレーションプログラムを提供する。
【解決手段】情報処理装置２００は、機能を実現する動作モジュール３０の動作環境として仮想マシン２１_１を搭載する画像処理装置１００と同一の仮想マシン２１_２が実装され、動作モジュール３０を利用して機能を実現する画像処理装置１００のアプリケーション２２２ｂを開発する装置であって、当該装置で実行された開発中のアプリケーション２２２ｂから、アプリケーション動作時に利用する動作モジュール３０の実行要求を受け付けると、受け付けた実行要求に従って、画像処理装置１００に対し、動作モジュール３０の実行を要求し、実行された動作モジュール３０の実行結果を、画像処理装置１００から受信する。 （もっと読む）