【課題】製品テストの高速化を実現した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、データを記憶する複数のメモリセルからなるブロックを前記カラム方向に複数並べたメモリセルアレイと、前記ブロックが不良ブロックであることを示す不良ブロック情報を保持する不良ブロック情報保持回路を有するロウデコーダと、複数の前記ブロックからなるブロックグループに対して、当該ブロックグループ内の前記複数のブロックそれぞれに対応する前記不良ブロック情報を同時且つ集約的に参照して当該ブロックグループに不良ブロックが含まれているかを検知する第１検知ステップを実行する不良ブロック検知回路とを備える。 （もっと読む）

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現する。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。 （もっと読む）

【課題】不良チップの救済効率を向上させ歩留まりを向上させる。
【解決手段】第１半導体チップのメモリセルアレイは、ノーマルセルアレイとスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。第１比較回路は、アドレスデータと第１不良アドレスデータとを比較して第１の一致信号を出力する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、アドレスデータと第２の不良アドレスとを比較して第２の一致信号を出力する。 （もっと読む）

【課題】集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得する。
【解決手段】スペアのメモリセルをもつ冗長メモリ３０と、冗長メモリ３０に与えるテストパターンと当該テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるべきデータの期待値とを生成する生成部４１と、生成部４１によって生成された期待値と、第１生成部４１によって生成されたテストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるデータとを比較する比較部４２と、比較部４２の比較結果を記憶する記憶部１０と、比較部４２の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報に対応付けて記憶部１０に書き込む一方、比較部４２の比較結果が一致である場合、当該比較結果の記憶部１０への書込を抑止する書込制御部５０Ａと、を有する。 （もっと読む）

【課題】少ない情報で不良メモリセルを冗長メモリセルに切り替えることができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、複数のメモリセルと、冗長メモリセルと、複数のメモリセルの中の不良メモリセルを冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロック（５０１〜５０３）と、複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、複数のメモリセルブロックのセレクタの制御信号を出力する制御回路（５２２）とを有し、制御回路は、複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、特定情報をシリアルにシフトするための複数のフリップフロップ（ＦＦ０〜ＦＦ８）を有する。 （もっと読む）

【課題】アドレス比較回路に入力される判定信号の期間であって、アドレス比較回路が誤判定を起さない期間、を評価工程において求めることができる半導体装置を提供する。
【解決手段】供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。 （もっと読む）

【課題】ＲｅＲＡＭにおいて、従来よりも高いエラー訂正能力を実現しつつ、パリティデータの増大を抑制する。
【解決手段】実施形態に係る不揮発性半導体メモリは、メモリセルアレイ、並びに、書込回路を有するコード記憶部と、書込データを生成した上で書込回路に書込動作を実行させるエンコーダと、規定回数内の書込動作によってメモリセルアレイに対する書込データの書き込みの成功又は失敗を判定し、失敗の場合、書込データを反転させた新たな書込データを生成した上で書込回路に新たな書込データの書込動作を実行させる書込判定回路と、書込判定回路による判定が失敗であった場合、メモリセルから読み出された読出データを反転させた新たな読出データを生成するスイッチ回路と、メモリセルアレイから読み出された読出データをスイッチ回路を介して入力した上で当該読出データから情報データを復元するデコーダとを備える。 （もっと読む）

【課題】不良選択線のアドレスを記憶するための回路からイネーブルヒューズ回路を除去する。
【解決手段】アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答してヒット信号ＨＩＴ０を生成するヒット信号生成回路４０と、ヒット信号ＨＩＴ０の活性化に応答して選択される冗長選択線ＲＷＬ／ＲＢＬとを備える。ヒット信号生成回路４０は、欠陥のある選択線のアドレスが第１のアドレス範囲にある場合、比較の結果にかかわらずヒット信号ＨＩＴ０を非活性状態とする。これにより、アドレス記憶用のヒューズ回路の出力の一部を参照するだけで、ヒット信号生成回路４０が使用状態であるか否かを判定することができる。これにより、イネーブルヒューズ回路を排除しつつ、ヒット信号生成回路４０が使用状態であるか否かをより少ない回路素子を用いて判定することができる。 （もっと読む）

【課題】ヒューズセットを用いた冗長セル列の選択の簡易化を図る。
【解決手段】半導体記憶装置は、メモリセルブロック４０−１，・・・と、複数の冗長セル列４１−１１，・・・と、冗長判定信号をそれぞれ出力する複数のアドレス判定回路５０−１１，・・・と、前記冗長判定信号に基づき、アドレス信号をデコードして冗長セル列４１−１１，・・・及びメモリセルブロック内のメモリセル列を選択する複数のデコーダ６０−１１，・・・とを備えている。各アドレス判定回路は、不良メモリセルの位置を示す冗長位置情報を持つヒューズ５１ａ−１〜５１ａ−８と、メモリセルブロックを選択するためのブロック選択情報を持つヒューズ５１ａ−９と、を有するヒューズセット５１Ａを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果にブロック選択情報を付加した冗長判定信号を出力する。 （もっと読む）