【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 （もっと読む）

【課題】積層されたチップの面積を効率的に使用し、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。
【解決手段】半導体集積回路１００は、マスターチップである第１チップ及び第１チップに積層されたスレーブチップである第２チップを備え、第２チップに第１メモリ領域ＢＫ０〜ＢＫ７が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域ＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭが形成される。 （もっと読む）

【課題】高速アクセス時に初めて不良となるアドレスを救済する。
【解決手段】メモリセルアレイ１０１に含まれる不良メモリセルを置換するための冗長回路１０２，１０３と、不良メモリセルのアドレスを記憶する電気ヒューズ回路１４２と、メモリセルアレイ１０１から読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路１０７ａと、第１の動作モードにおいては判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給し、第２の動作モードにおいては判定信号Ｐ／Ｆに関わらず外部から供給されるデータマスク信号ＤＭが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給する解析回路１４３と、を備える。本発明によれば、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。 （もっと読む）

【課題】 本発明は単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。
【解決手段】半導体装置は信号伝送部及び信号受信部を含む。信号伝送部は第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送する。信号受信部は第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信する。 （もっと読む）

【課題】効率的に冗長置換を行う。
【解決手段】正規メモリセル（４１２）のアレイと冗長メモリセル（４２２）のアレイを含む。正規メモリセルの幾つかは欠陥アドレスを有している。正規センスアンプ（４１０）はアクセスされたアドレスで正規メモリセルを読み出し、一方、冗長センスアンプ（４２０）は冗長メモリセルを読み出す。１つ以上のＣＡＭからなる第１のアレイ（４３２）は、欠陥メモリセルの欠陥アドレスを記憶し、一方、１つ以上のＣＡＭからなる第２のアレイ（４３２）は、当該欠陥メモリセルの入出力指示子を記憶する。デコーディング回路（４６０）は、欠陥の有るメモリセルと欠陥の無いメモリセルの各々の入出力指示子をデコードする。マルチビットのマルチプレクサ段（４９０）は、正規メモリセル（４１２）のコンテンツを出力するか、又は、当該アドレスが欠陥アドレスである場合には冗長メモリセル（４２２）のコンテンツを出力する。コンテンツは、当該メモリセルの入出力指示子に対応する多重出力端に印加される。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】メモリセルアレイ１０１に含まれる不良サブワード線及び不良ビット線をそれぞれ置換するためのロウ冗長回路１０２及びカラム冗長回路１０３と、不良サブワード線及び不良ビット線のアドレスをそれぞれ記憶する電気ヒューズ回路１４２ａ，１４２ｂと、第１の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの一方を選択し、第２の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの他方を選択するヒューズ選択回路１４６を備える。本発明によれば、冗長ワード線を用いた置換と冗長ビット線を用いた置換をフレキシブルに切り替えることができる。 （もっと読む）

【課題】 ＢｉＣＳメモリのような積層型のメモリセルを用いた場合においても、不良ブロックの最小単位を小さくすることができ、不良が発生した際の救済効率を向上させる。
【解決手段】 メモリセルアレイは、複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有する。ロウデコーダは、複数のワード線を駆動する。物理ブロックは、複数の第１論理ブロックに分割されており、ロウデコーダは、複数の第１論理ブロックそれぞれに対応して設けられ、対応する第１論理ブロック内に不良がある場合、不良を示すフラグを記憶する複数のラッチ部31a,31bと、ラッチ部31a,31bにフラグが登録されている場合、第１論理ブロックに属するワード線の駆動を阻止し、ラッチ部３１ａ，３１ｂにフラグが登録されていない場合、第１論理ブロックに属するワード線の駆動を許可する駆動回路34a,34b,35,36を具備している。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリの劣化早期検知を提供する。
【解決手段】読み込み動作中にＮＡＮＤフラッシュメモリセルの組（例：ページ）の閾値電圧（Ｖ_Ｔ）の分散を測定することによりＮＡＮＤフラッシュメモリの低下を早期検知する技術を記述する。本発明の実施形態において、メモリセルの読み込み動作の完了時間（ＴＴＣ）値を閾値電圧（Ｖ_Ｔ）の分散の代替値として用いる。分散アナライザがＴＴＣ値の組の分散を判定する。一実施形態において、ＴＴＣの最大値と最小値の差分を分散測定値として用いる。測定されたＴＴＣの分散が、選択された量より大きく基準分散値から異なる場合、メモリの当該ページが劣化したことを示す警告信号が出力される。警告信号を用いて、データを新規ページに移動させる等の適切な措置をとることができる。 （もっと読む）

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】カンパニー領域専用のブロックが不要な不揮発性半導体記憶装置の領域設定方法を提供する。
【解決手段】不揮発性半導体記憶装置１のメモリセルアレイ２のブロックに不良ブロックが含まれていた場合に、ブロックにユーザー領域とカンパニー領域とを設定する方法において、メモリセルアレイは複数のバンクに分かれていて、各バンクはユーザー領域として使用する複数の通常ブロックと、１つ以上の冗長ブロックとを有していて、カンパニー領域を所定バンクの冗長ブロックに初期設定するステップと、通常ブロックのうちのいずれかが不良ブロックであった場合に、当該不良ブロックの代わりに使用する代替ブロックを、当該不良ブロックが属するバンクの冗長ブロックに設定するステップと、代替ブロックがカンパニー領域と重なった場合に、カンパニー領域を、空いている冗長ブロックに移動させるステップとを有している。 （もっと読む）