【課題】 論理合成時の負担と制約の軽減を図ることができるテスト回路内蔵ＦＩＦＯモジュールを提供する。
【解決手段】 ＦＩＦＯへのテスト用のアドレスを発生させるアドレス発生手段２と、ＦＩＦＯへ書き込むデータを発生するデータ発生手段１と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段３と、実動作時のＦＩＦＯアクセス信号を切り替える切り替え手段４〜６とを備え、データを更新しながら各ＦＩＦＯにリード／ライトして自動的にＦＩＦＯをテストしていくテスト回路内蔵ＦＩＦＯモジュール。 （もっと読む）

【課題】連想メモリにおいて、不良と判断された行、列を他の冗長行、冗長列に代替させる。
【解決手段】出力部Ｚ−ＳＣＡＮは、第０列乃至第４列の連想メモリセル群の良／否に応じて活性／非活性をそれぞれ示す第０乃至第４の良否データである信号Ｇ０〜Ｇ４を記憶している。そして、第０列乃至第４列の連想メモリセル群が記憶する比較データと、検査データとが一致するか否かをそれぞれ示す第０乃至第４の一致判定信号候補である信号ＱＺ０〜ＱＺ４を出力する。そして一致判定信号候補ＱＺ０〜ＱＺ４のうち、故障の生じていないもののみが、第０乃至第３の一致判定信号ＺＺ０〜ＺＺ３として得られる。 （もっと読む）

【課題】 トンネル磁気抵抗素子の製造ばらつきに左右されず、データ読出マージンを確保できる薄膜磁性体記憶装置の構成を提供する。
【解決手段】 定電流供給回路７０は、制御電圧Ｖｃｔｒに応じた一定電流Ｉ（Ｒｅａｄ）を生成する。メモリセルを構成するトンネル磁気抵抗素子をデータ読出時に通過するデータ読出電流は、一定電流Ｉ（Ｒｅａｄ）に応じて設定される。定電流供給回路７０は、外部入力に応じて調整可能な基準電圧Ｖｒｓを生成する電圧調整回路１００と、基準電圧Ｖｒｓに応じて一定電流Ｉ（Ｒｅａｄ）を生成する電流源１０４と、通常動作時に基準電圧Ｖｒｓを制御電圧Ｖｃｔｎとして電流源１０４へ伝達するための電圧切換回路１０３とを含む。 （もっと読む）

【課題】 データ・ライト動作を最大回数繰り返す場合であっても，所要時間を最小限に抑えることが可能な半導体記憶装置および半導体記憶装置のデータ書き込み方法を提供する。
【解決手段】 テストパッドＴＰをＬレベルに設定することによってフラッシュメモリ１０１はテストモードにセットされる。ベリファイがパスしたときには，ベリファイ回路ＶＣがＨレベルの適合信号ＶＰＡＳＳを出力するが，データ書き込み制御回路ＷＣＣおよびデータ書き込みカウンタ回路ＷＣＴの各適合信号入力端子（ＶＰＡＳＳ）は，適合信号無効化手段３によってＬレベルに固定される。ラッチ回路ＬＣはラッチ適合信号ＶＰＬをＨレベルに保持し，ベリファイ回路ＶＣのベリファイ開始信号入力端子（ＶＲ）はＬレベルに固定される。ベリファイ動作を伴わないライト動作が，データ書き込みカウンタ回路ＷＣＴに設定されている回数に達するまで反復される。 （もっと読む）

【課題】 リペアコードの分析を効率よく正確に行ってリペア検証全体の効率改善を促進でき、また、スペアセルの使用状況や不良状況を明確に確認し、リペアコードの検証を早く正確に行うことで開発に要する時間を短縮できるリペアコード分析方法を得る。
【解決手段】 メモリ搭載の半導体集積回路において、少なくともスペアセルを含むメモリコアのサイズ、アドレス配置およびスペアセルの配置等のメモリコアテーブル情報に基づいてメモリコアの物理イメージを描画し、スペアセルの使用状況や不良状況をメモリテストで得られたリペアコードに基づいてメモリコアの物理イメージ上に描画する。 （もっと読む）

【課題】 内部クロック信号を形成するクロック発生回路の複数通りの動作検証を高い精度で実現し、構成の簡素化を図りつつ、内部クロック信号発生回路の多様な性能を検証を可能にした半導体集積回路装置を提供する。
【解決手段】 外部端子から入力された入力クロック信号に対応された内部クロック信号を形成するクロック発生回路に対して、上記入力クロック信号に対応された所望の内部クロック信号が得られるまでのロック時間の測定、内部クロック信号の最大周波数の測定、上記内部クロック信号のジッタの測定のうち少なくとも２つ以上の測定を行う測定回路を設けて、半導体集積回路の内部でクロック発生回路の動作検証を高い精度で行う。 （もっと読む）

【課題】 製造後のテスト時間を短縮し、また、安価なテストシステムを用いることにより、コストを低減できる不揮発性半導体メモリを提供すること。
【解決手段】 通常のアドレス入力では書き込みや消去が行えない、特殊な冗長ブロックであるＲＯＭブロックを設けている。そして、このＲＯＭブロック内に、不良ブロックアドレス情報を記憶させることを特徴としている。そのため、複数の不揮発性半導体メモリを同時にテストする際、書き込み／消去動作と同じく、読み出し動作も全チップ同時に行うことが出来る。この結果、テスト時間が短縮でき、また、フェイルメモリを持たない安価なテストシステムでテストを行うことが可能となるため、不揮発性半導体メモリのテストコストを削減できる。 （もっと読む）

【課題】バーンインなどでメモリセルに加速したストレスを印加し、スクリーニングを行う際に、ワード線の一括選択、非選択制御及びビット線の書き込みレベル設定、リカバリの一括制御によって生じるピーク電流の発生を抑えることを最も主要な特徴とする。
【解決手段】ワード線ＷＬとビット線対ＢＬ，／ＢＬに接続されたセル１１と、通常動作状態に導通してビット線対を充電するトランジスタ１３と、テストモードを設定するテストモード設定手段と、テストモード時に上記トランジスタ１３が非導通状態となるように制御する手段と、テストモード時に選択状態にされるダミーワード線ＤＷＬと、ダミーワード線とビット線対とに接続され、セル１１と等価な構成のダミーセル１６とを具備している。 （もっと読む）

【課題】 デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる半導体装置を提供する。
【解決手段】 半導体装置は、入力信号に応答し、内部回路をアクティブにする選択信号を出力するチップセレクト回路１０と、テスト入力信号に応答し、選択信号によるアクティブ／非アクティブの如何に拘わらず内部回路を強制的にアクティブに切り替えるテストアクティブ信号を出力するテスト回路２６とを備えている。 （もっと読む）