【課題】冗長セルに置き換え可能な不良セルを増加でき、歩留まりを向上させること。
【解決手段】メモリセルアレイ１０２はワードごとにｘビット分のデータセルとｙビット分の冗長セルとを有している。位置情報記憶部１０３はワードごとに不良セルの位置情報を記憶する。指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 （もっと読む）

【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。 （もっと読む）

【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】 読み出し動作を高速に実行し、読み出しマージンを向上する。
【解決手段】 複数の不揮発性のレギュラーメモリセルにそれぞれ接続された所定数のレギュラービット線および所定数のレギュラーワード線とを各々含む一対のメモリ領域を有するレギュラーセクタと、一対のメインビット線と、一対のメモリ領域の間に配置され、一方および他方のメモリ領域のレギュラービット線を一方および他方のメインビット線にそれぞれ接続するスイッチと、リファレンスメモリセル、リファレンスビット線、リファレンスワード線を有するリファレンスセクタと、読み出し動作時に、リファレンスビット線を、データが読み出されるレギュラーメモリセルに接続されるメインビット線と異なるメインビット線に接続するリファレンススイッチと、メインビット線の電圧差を差動増幅するレギュラーセンスアンプとを有している。 （もっと読む）

【課題】半導体メモリ装置の冗長プログラム回路を提供する。
【解決手段】マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、マスタヒューズ部の動作イネーブル信号に応じて制御され、アドレス信号のビット数だけに対応する制御ヒューズを有し、欠陥セル情報に従い制御ヒューズのカッティングの有無をそれぞれ示す状態信号として第１−第Ｍ制御信号ペア（Ｍは前記アドレス信号ビットの数）を生成する制御ヒューズ部と、アドレス信号がデコーディングされたアドレスの信号ビットを第１−第Ｍ制御信号ペアの組合せ論理入力により対応的にデコーディングして、デコーディングアドレスの信号ビットのうち欠陥セル情報を有する論理状態がデコーディング出力端にそのまま伝達されるようにするデコーディング部と、を備える半導体メモリ装置での冗長プログラム回路を備える。 （もっと読む）

【課題】半導体記憶装置において、メインワード線の断線故障が起きた場合に、断線箇所から先がフローティング状態になることにより、正常なワード線の信号に影響を及ぼすことを防止する。
【解決手段】メインワード線の遠端にラッチ回路を設け、断線箇所から先に電位が、ハイ電位に固定されるようにし、正常なワード線に影響しないようにする。 （もっと読む）

【課題】ブロック単位で構築された冗長構成の利点を最大限利用すると共に、制御記憶装置自体にエラーチェック機構が備えられていない場合であっても対処可能にする。
【解決手段】エラー検出部２２は、読み出し制御部２１が通常の運用時における制御装置３の動作を規定する通常運用データを冗長メモリ１１，１２から読み出す前に、通常運用データを格納するブロックに対してチェック処理を行う。当該チェック処理によるエラー情報はエラー情報保持部１３に保持させる。読み出し制御部２１は、エラー情報保持部１３に保持されたエラー情報に基づいて、エラーが検出されたブロックに冗長構成的に対応する健全なブロックが存在するか否かを判定し、健全なブロックが存在する場合には、通常運用データの読み出しを行う。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）

【課題】電気ヒューズ素子からなるヒューズ回路をウェハ状態である前工程における一次救済及びパッケージ後である後工程における二次救済の両方で有効に利用する。
【解決手段】複数のアンチヒューズセットＡＦＳＥＴを含むヒューズ回路５０と、ヒューズ回路５０に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタ７０と、ヒューズ回路５０にアドレスを書き込むプログラム回路４０とを備える。プログラム回路４０は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスをヒューズ回路４０に書き込み、第２のテストコマンドが発行された場合には際にヒューズアドレスレジスタ７０に保持されたアドレスをヒューズ回路５０に書き込む。これにより、通常の後工程用のテスタを用いて不良メモリセルを冗長メモリセルに正しく置換することが可能となる。 （もっと読む）

【課題】対象アドレスと救済アドレスの一致時におけるアドレス置換の速度を向上させる。
【解決手段】アドレス判定回路１１６は、救済アドレスを保持し、救済アドレスとアクセス先のアドレスが一致するときヒット信号を発生させる。第１領域１４８と第２領域１５０の間にはエンコーダＥＸ、ＥＹが並ぶ。第２領域１５０側の列に属するエンコーダ回路ＥＸ４には、第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６それぞれからのヒット信号が共通に入力される。エンコーダＥＸ４を出力先とする第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６は、第１領域１４８および第２領域１５０それぞれの回路配置可能領域においてエンコーダＥＸ４にもっとも近い位置に配置される。 （もっと読む）