【課題】連続して発生するＡＦ Ｈｉｔ信号の切り替わりにギャップが無い状態を生成するためのテスト時間の短縮化を図ること。
【解決手段】第１および第２のアンチヒューズセットは、イネーブルヒューズ回路と、バンクアドレスおよびＸアドレスがヒットでＬｏｗを出力するバンク／Ｘアドレス一致判定回路と、バンクアドレスがヒットでＬｏｗを出力するバンクアドレス一致判定回路と、ＹアドレスがヒットでＬｏｗを出力するＹアドレス一致判定回路と、テスト信号の反転信号と、バンク／Ｘアドレス一致判定回路の出力信号と、のＡＮＤを演算するＡＮＤ回路と、イネーブルヒューズ回路の出力信号の反転信号と、ＡＮＤ回路の出力信号と、バンクアドレス一致判定回路の出力信号と、Ｙアドレス一致判定回路の出力信号と、のＮＯＲを演算するＮＯＲ回路と、を有する。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

参照セルを選択するためのシステムおよび方法が開示される。ある特定の実施形態では、メモリの第1のバンクの中のビットセルに対応するアドレスを受け取るステップを含む、方法が開示される。方法はまた、第1のバンクの第1の参照セルがバイパスされるものとして示されることに応答して、メモリの第2のバンクの第2の参照セルにアクセスするステップも含む。
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【課題】 不良セルを交換セルに効率的にリマッピングすること。
【解決手段】 開示した実施形態は、ダイナミックメモリセルセットおよび交換ダイナミックメモリセルセットを含むダイナミックメモリ装置を提供する。交換ダイナミックメモリセルセットには、ダイナミックメモリセルセットにおける所定の不良セル用の交換データビットを含むデータセルと、不良セルを識別するアドレスビットを含むアドレスセルと、が含まれ、各データセルは、ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスセルのグループに関連付けられる。ダイナミックメモリ装置にはまた、リマッピング回路が含まれ、このリマッピング回路は、ダイナミックメモリセルセットにおける不良セルを、交換セルのセットにおける関連する交換セルにリマッピングする。 （もっと読む）

不揮発性メモリにおけるデータエラーは、使用されると、またセル当たりに格納されるビットの密度が高くなると、必然的に増える。メモリは、より少数のエラーで動作するけれども記憶密度がより低い第１の部分と、より高い密度で動作するけれども記憶装置の堅固性がより低い第２の部分とを有するように構成される。入力データは、第２の部分にコピーされる前に第１の部分に書き込まれステージされる。エラー管理は、コピーされたデータの品質を、過多なエラービットがあるかないかを検査する。そのコピーすること、また検査することは、所定の品質が満たされるかあるいは反復の回数が所定の限度を超えるまで、第２の部分の別の位置で反復される。エラー管理は、メモリが新しくてエラーがほとんどあるいは全くない時には開始されないが、メモリが、それ自体が経験した消去／プログラムのサイクルの数により判定される所定量まで古くなった後に、開始される。
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【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整する。
【解決手段】一定周期で信号変化する第１のライトイネーブル信号と、ワード線の活性化/非活性化制御とビット線の活性化/非活性化制御との間の限界時間の確認を行う時間部分で信号変化する第２のライトイネーブル信号とを入力し、入力された第１および第２のライトイネーブル信号に基づいて、複数のコア制御信号が信号変化する時間間隔が局所的に第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生された複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】機密データを格納するメモリに対して、メモリに格納されるデータの機密性を確保しつつ、メモリ不良時の解析を容易にする半導体集積回路およびその検査方法を提供する。
【解決手段】機密データを格納するメモリ100と、メモリのWrite/Read動作させる制御回路104と、メモリからの出力データを圧縮するデータ圧縮回路108と、データ圧縮回路から出力される信号を外部モニターできる外部端子110と、メモリからの出力データと正常時に出力されるデータとの比較を行う期待値比較回路109と、期待値比較回路から出力される比較結果の信号を外部モニターできる外部端子111と、メモリからの出力データをテストパスから取り込むことができるテスト回路101bとで構成される。 （もっと読む）

【課題】 不揮発性半導体メモリを搭載した半導体装置の試験時間を短縮する。
【解決手段】 遮断回路（１６）は、電圧供給回路（１１）から不揮発性のメモリブロック（１４）への電源電圧（ＶＤＤ１）の供給を遮断する。放電回路（１８）は、安定化キャパシタ（１７）に蓄積された電荷を放電する。自己試験回路（１５）は、メモリブロックのデータ保持に関する試験の際に、メモリブロックに所定データを書き込んだ後に遮断回路に動作開始を指示し、遮断回路への動作開始の指示から所定時間が経過した後にメモリブロックの所定データの保持を確認するために遮断回路に動作停止を指示する。更に、自己試験回路は、メモリブロックのデータ保持に関する試験の際に、遮断回路への動作開始の指示に合わせて放電回路に動作開始を指示し、遮断回路への動作停止の指示に合わせて放電回路に動作停止を指示する。 （もっと読む）

【課題】テストを簡便に行うことができる連想メモリおよびそのテスト方法を提供する。
【解決手段】入力された参照情報を記憶するメモリセルの出力と入力された検索情報とを比較する比較器を備えた比較器付きメモリセル１〜８が行および列方向に配列され、行方向の比較器付きメモリセルの比較器から出力される信号の論理積演算を行って出力するＡＮＤ回路１７〜２０を行毎に備えた連想メモリであって、ＡＮＤ回路から出力される一致フラグを行毎に記憶するスキャンセル４４〜４７が列方向に直列に接続されたスキャンレジスタとを備える。 （もっと読む）

【課題】低電力消費化が図れ、また製造歩留まりの向上が図れるＣＡＭ装置を得ること。
【解決手段】分割したサブアレイ毎に、３値メモリと一致比較回路とサーチライン活性化制御回路とを設け、まず、分割した複数のサブアレイを任意に指定できる第２の検索要求と３値メモリの保持値との一致比較によって任意のサブアレイを選択し、その選択されたサブアレイの一致比較回路において第１の検索要求によるデータ列をサーチライン活性化制御回路に与えるようにしたので、簡単なハードウェアの追加によって低消費電力化が図れる。このとき、分割した複数のサブアレイを検索対象となる場合とならない場合とに自在に制御することができるので、経路検索機器に用いる場合に、アプリケーションの要求する自由度に追従する分割が行えるようになる。 （もっと読む）