【課題】 高エネルギー粒子の衝突の影響を補正するメモリ素子を提供する。
【解決手段】 本発明は、少なくとも１個のメモリセル（ＣＭ）を含み、高エネルギー粒子の衝突の影響を自動的に補正するメモリ素子において、
−前記メモリセル（ＣＭ）に保存された値（Ｑｄ）の単一のコピーを一定期間保持する保持手段（ＭＲＥＴ）と、
−前記メモリセル（ＣＭ）に保存された値（Ｑｄ）を前記保持手段（ＭＲＥＴ）に保持された値と比較することにより、前記メモリセル（ＣＭ）の状態の変化を検知する検知手段（ＭＤＥＴ）と、
−前記メモリセル（ＣＭ）の検知された状態変化が、高エネルギー粒子に起因するか否かを判定し、起因する場合は、前記保持手段（ＭＲＥＴ）に保存された値を前記メモリセル（ＣＭ）に再ロードすることを自動的に命令するのに適した管理手段（ＭＧ）とを含むことを特徴とするメモリ素子に関する。 （もっと読む）

【課題】 アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択する。
【解決手段】 半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、通常動作モード中に、外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、第１デコード信号および第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、第２デコード信号に応じて、冗長ワード線を選択する第２ドライバとを有している。 （もっと読む）

【課題】不良選択線のアドレスを記憶するための回路に必要とされる占有面積を削減する。
【解決手段】一例として、それぞれが複数のメモリセルに接続された複数の第１及び第２の選択線と、複数の第１の選択線のうち欠陥である第１の選択線が置換可能であり、複数の第２の選択線のうち欠陥である第２の選択線が置換不可能な第１の冗長選択線と、欠陥である第１及び第２の選択線のいずれをも置換可能な第２の冗長選択線とを備える。これにより、欠陥である第１の選択線は第１及び第２の冗長選択線のいずれかに置換され、欠陥である第２の選択線は第１の冗長選択線に置換されることなく第２の冗長選択線に置換される。その結果、第１の冗長選択線を選択するアドレスビットの数は、第２の冗長選択線を選択するアドレスビットの数よりも少なくなり、対応する不良アドレスを記憶するＲＯＭの数も少なくなる。 （もっと読む）

【課題】不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にする読み出し制御技術を改良した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリバンクと、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、複数のメモリバンク内の不良メモリセルの代わりの救済メモリセルと、データの入出力を行う入出力部と、不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、ヒット信号に応答して、不良メモリセルを有するメモリバンクに対応する特定リードアンプと入出力部とを非接続状態にし、特定リードアンプとは異なる所定リードアンプと入出力部とを接続状態にする接続制御部とを含み、所定リードアンプは、データ読出し時にヒット信号に応答して救済メモリセルからデータを読み出し入出力部に出力する。 （もっと読む）

【課題】スタックドメモリチップをシグナルインテグリティ等の問題を排除するように構成する。
【解決手段】第１の速度でアクセス可能な複数のセルから構成されるメモリコアを備え、垂直方向にスタックされた複数のＤＲＡＭ集積回路と、第１の速度よりも大きい速度で、ＤＲＡＭ集積回路とメモリバスとの間でインタフェースを設けるインタフェース集積回路と、メモリスペアリングとを備え、スタックされたＤＲＡＭ集積回路が（ｐ＋ｑ）個のＤＲＡＭ集積回路を備え、ｐ個のＤＲＡＭ集積回路が、メモリ集積回路の作業プールとして用いられる複数のＤＲＡＭ集積回路を備え、ｑ個のＤＲＡＭ集積回路が、メモリ集積回路のスペアプールとして用いられる複数のＤＲＡＭ集積回路を備える。 （もっと読む）

【課題】ヒューズ回路を構成する回路素子数の増加を最小化しつつ、ヒューズを再接続する金属イオンの電気／化学的マイグレーション現象を防止することができる半導体集積回路を提供する。
【解決方法】ヒューズＦＵＳＥと、第１ヒューズ感知信号ＩＮに応答して感知ノードＡを第１駆動する第１駆動部２０と、ヒューズＦＵＳＥとともに駆動経路を構成し、第２ヒューズ感知信号ＩＮ２に応答して感知ノードＡを第２駆動する第２駆動部２２と、ヒューズＦＵＳＥと並列に接続されたバイパス抵抗部２４と、感知ノードＡの電圧に応答してヒューズＦＵＳＥのプログラミング状態を感知する感知部２６とを備える半導体集積回路が提供される。 （もっと読む）

【課題】リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供する
【解決手段】半導体メモリ装置２００は、複数のメモリセルを含む第１のメモリチップないし第３のメモリチップ２１０〜２３０と、第１のリペアチップ２４０とを備え、第１のリペアチップ２４０は、第１のメモリチップないし第３のメモリチップ２１０〜２３０のそれぞれに含まれた複数のメモリセル２１２Ａ，２１２Ｂ，・・・のうち、欠陥が発生した任意のメモリセルをリペアするための第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ，２４１Ｂ，２４３Ａ，２４３Ｂ，２４５Ａ，２４５Ｂと、メモリチップ２１０〜２３０毎に欠陥が発生した任意のメモリセルを代替するための、複数の第１のリダンダンシメモリセルないし第３のリダンダンシメモリセル２４２Ａ，２４２Ｂ，２４４Ａ，２４４Ｂ，２４６Ａ，２４６Ｂとを含む。 （もっと読む）

【課題】階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。
【解決手段】階層化ビット線構成の通常領域であるメモリ領域ＳＭ（０）及び冗長領域を含むメモリ領域ＳＭ（ｍ）を有する。スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。例えば、メモリ領域ＳＭ（０）のアクティブ動作時には直ちにメモリ領域ＳＭ（０）のローカルビット線ＬＢＬをプリチャージし、その後の冗長判定結果に応じて各メモリ領域ＳＭ（０）、ＳＭ（ｍ）の階層スイッチＳＷをそれぞれ維持または非活性状態に制御して通常メモリセルＭＣ又は冗長メモリセルＲＣをアクセスする。 （もっと読む）

【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 （もっと読む）

【課題】メモリセルの劣化度を正確に検出することができる不揮発性メモリ装置及びメモリコントローラとこれらの動作方法、メモリシステムの動作方法、並びにウェアレベリング方法を提供する。
【解決手段】本発明の不揮発性メモリ装置の動作方法は、コントローラから出力されたブロックアドレスとイレース命令とを受信する段階と、ブロックアドレスに相応するブロックに対して、イレース命令によって行われるイレース動作が完了するまで、イレース動作に関連したパラメータ値を変更する段階と、最後に変更されたパラメータ値に相応する情報を保存する段階と、コントローラから出力された命令によって、情報をコントローラに伝送する段階と、を有する。 （もっと読む）