半導体メモリ装置及びそのリペア方法
【課題】リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供する
【解決手段】半導体メモリ装置２００は、複数のメモリセルを含む第１のメモリチップないし第３のメモリチップ２１０〜２３０と、第１のリペアチップ２４０とを備え、第１のリペアチップ２４０は、第１のメモリチップないし第３のメモリチップ２１０〜２３０のそれぞれに含まれた複数のメモリセル２１２Ａ，２１２Ｂ，・・・のうち、欠陥が発生した任意のメモリセルをリペアするための第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ，２４１Ｂ，２４３Ａ，２４３Ｂ，２４５Ａ，２４５Ｂと、メモリチップ２１０〜２３０毎に欠陥が発生した任意のメモリセルを代替するための、複数の第１のリダンダンシメモリセルないし第３のリダンダンシメモリセル２４２Ａ，２４２Ｂ，２４４Ａ，２４４Ｂ，２４６Ａ，２４６Ｂとを含む。
【解決手段】半導体メモリ装置２００は、複数のメモリセルを含む第１のメモリチップないし第３のメモリチップ２１０〜２３０と、第１のリペアチップ２４０とを備え、第１のリペアチップ２４０は、第１のメモリチップないし第３のメモリチップ２１０〜２３０のそれぞれに含まれた複数のメモリセル２１２Ａ，２１２Ｂ，・・・のうち、欠陥が発生した任意のメモリセルをリペアするための第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ，２４１Ｂ，２４３Ａ，２４３Ｂ，２４５Ａ，２４５Ｂと、メモリチップ２１０〜２３０毎に欠陥が発生した任意のメモリセルを代替するための、複数の第１のリダンダンシメモリセルないし第３のリダンダンシメモリセル２４２Ａ，２４２Ｂ，２４４Ａ，２４４Ｂ，２４６Ａ，２４６Ｂとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、より詳細には、半導体メモリ装置及びそのリペア方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとする半導体メモリ装置は、複数のメモリチップがスタックされた構造を採用している。このような半導体メモリ装置を３Ｄ（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）スタックパッケージ半導体メモリ装置ともいい、このように、スタックパッケージ構造を採用することにより、半導体メモリ装置の高集積化、小型化、大容量化、そして、高帯域幅のインターフェースが可能となる。
【０００３】
一方、スタックされた複数のメモリチップは、各々セルトランジスタ（ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ）とセルキャパシタ（ｃｅｌｌ ｃａｐａｃｉｔｏｒ）とで構成された数多くのメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）を含む。このような数多くのメモリセルの中には、欠陥を含むメモリセル（以下、「欠陥セル」と称する）が含まれることがあり、このような場合、半導体メモリ装置の歩留まりが低下する。ここで、任意のメモリセルに欠陥が発生する理由は、半導体メモリ装置の高集積化、小型化、大容量化、低電力化などが実現されることにより、それに比例して回路線幅の減少、工程ステップ及び複雑度の増加などの要因が伴うためである。
【０００４】
したがって、メモリチップ毎に別途のメモリセルを備えて欠陥セルを代替することにより、半導体メモリ装置の歩留まりを高める方法を通常利用している。言い替えれば、欠陥セルをリペア（ｒｅｐａｉｒ）するために、予め余分のメモリセル（以下、「リダンダンシセル」と称する）を作っておき、テスト後に欠陥セルをリダンダンシセルで代替している。
【０００５】
図１には、従来技術に係る半導体メモリ装置のブロック構成図が示されている。
【０００６】
同図に示すように、半導体メモリ装置１００は、スタックされた第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０を備える。第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０は、スタック順序によって役割が分担される。例えば、最下層にスタックされて外部と接続される第４のメモリチップ１４０が、マスタチップとしての役割を果たし、第４のメモリチップ１４０の上部に順にスタックされる残りの第１のメモリチップないし第３のメモリチップ１１０、１２０、１３０が、マスタチップの制御によって予定された動作を行うスレーブチップとしての役割を果たす。
【０００７】
第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０の内部構成は全て同じであるため、以下では、第１のメモリチップ１１０についてのみ説明する。
【０００８】
第１のメモリチップ１１０は、データを格納するための複数の第１のメモリセル１１２Ａ、１１２Ｂと、複数の第１のメモリセル１１２Ａ、１１２Ｂの中で欠陥セルを代替するための複数の第１のリダンダンシセル１１４Ａ、１１４Ｂと、欠陥セルのアドレスをリダンダンシセルに切り替えるためのアドレスのプログラムがなされる第１のヒューズ回路１１６Ａ、１１６Ｂとを備える。ここで、第１のヒューズ回路１１６Ａ、１１６Ｂは複数のヒューズを含み、ヒューズカット（ｃｕｔｔｉｎｇ）工程によってアドレスのプログラムがなされる。
【０００９】
以下、上記のような構成を有する従来技術に係る半導体メモリ装置のリペア方法を図２を参照して説明する。
【００１０】
図２には、従来技術に係る半導体メモリ装置のリペア方法を説明するためのフローチャートが示されている。
【００１１】
図２に示すように、所定の第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０が製造された状態で、第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０の欠陥の有無をウエハレベルでテストする（Ｓ１０）。例えば、第１のメモリチップ１１０に含まれた複数の第１のメモリセル１１２Ａ、１１２Ｂにデータを格納した後、格納したデータを改めて読み出す過程によって、複数の第１のメモリセル１１２Ａ、１１２Ｂの欠陥の有無をテストする。
【００１２】
そして、上記のテスト結果に応じて、メモリチップ毎に欠陥セルのアドレスを記憶する（Ｓ２０）。
【００１３】
このような状態で、メモリチップ毎に記憶されたアドレスに基づいて、第１のメモリチップ１１０の第１のヒューズ回路１１６Ａ、１１６Ｂに含まれたヒューズによりアドレスをプログラムする（Ｓ３０）。例えば、レーザーなどを用いてヒューズカット工程を行うことにより、アドレスのプログラムがなされる。このように、ヒューズカット工程によってアドレスのプログラムがなされると、複数の第１のメモリセル１１２Ａ、１１２Ｂに存在する欠陥セルが、複数の第１のリダンダンシセル１１４Ａ、１１４Ｂに代替されるための環境が構築される。これにより、実際の動作時、複数の第１のメモリセル１１２Ａ、１１２Ｂに存在する欠陥セルに代えて、複数の第１のリダンダンシセル１１４Ａ、１１４Ｂが用いられるようになる。
【００１４】
次いで、第１のメモリチップ１１０に含まれたヒューズをプログラムする方法と同様に、第２のメモリチップないし第４のメモリチップ１２０、１３０、１４０に含まれたヒューズを順にプログラムする（Ｓ４０、Ｓ５０、Ｓ６０）。
【００１５】
その後、第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０をスタックすると、半導体メモリ装置１００の製造が完了する（Ｓ７０）。
【００１６】
しかしながら、従来技術に係る半導体メモリ装置１００では、第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０に含まれたヒューズによりアドレスをプログラムする過程がメモリチップ毎に別々に行われているため、それに対応する工程費用及び工程時間が浪費されるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するための本発明に係る半導体メモリ装置は、複数のメモリセルを含む少なくとも１つ以上の第１の半導体チップと、少なくとも１つ以上の前記第１の半導体チップに含まれた複数の前記メモリセルのうち、欠陥が発生した任意のメモリセルをリペアするためのヒューズ回路を含む第２の半導体チップとを備え、少なくとも１つ以上の前記第１の半導体チップと前記第２の半導体チップとがスタックされた構造を有する。一方、本発明は、少なくとも１つ以上の前記第１の半導体チップが、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むか、または、前記第２の半導体チップが、少なくとも１つ以上の前記第１の半導体チップに対応して、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことができる。
【００１９】
また、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれた前記ヒューズ回路をプログラムするステップとを含む。
【００２０】
さらに、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の前記メモリセルをそれぞれ含む複数の第１の半導体チップをスタックするステップと、スタックされた複数の前記第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれたヒューズ回路をプログラムするステップとを含む。
【発明の効果】
【００２１】
本発明は、スタックされた複数の半導体チップのうちの１つの半導体チップのみに、他の半導体チップに含まれた欠陥を含むメモリセルをリペアするためのヒューズ回路を備えている。したがって、アドレスプログラム過程を、ヒューズ回路を含む１つの半導体チップに対してのみ行えばよいので、工程を簡素化することができ、それによって工程費用及び工程時間を節約することができるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】従来技術に係る半導体メモリ装置のブロック構成図である。
【図２】従来技術に係る半導体メモリ装置のリペア方法を説明するためのフローチャートである。
【図３】本発明の第１の実施形態に係る半導体メモリ装置のブロック構成図である。
【図４】本発明の第２の実施形態に係る半導体メモリ装置のブロック構成図である。
【図５】図３及び図４に示された半導体メモリ装置に適用することができるリペア方法の一例を説明するフローチャートである。
【図６】図３及び図４に示された半導体メモリ装置に適用することができるリペア方法の他の例を説明するフローチャートである。
【発明を実施するための形態】
【００２３】
以下、本発明の属する技術分野における通常の知識を有した者が本発明を実施することができる程度に説明するために、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２４】
本発明の実施形態に係る半導体メモリ装置は、４個の半導体チップがスタックされることを例に挙げて説明する。
【００２５】
また、本発明の実施形態では、メモリセルを含む半導体チップをメモリチップと称し、ヒューズ回路を含む半導体チップをリペアチップと称する。
【００２６】
図３には、本発明の第１の実施形態に係る半導体メモリ装置のブロック構成図が示されており、図４には、本発明の第２の実施形態に係る半導体メモリ装置のブロック構成図が示されている。
【００２７】
まず、図３に示すように、半導体メモリ装置２００には、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０と、１つのリペアチップ２４０とが備えられ、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０とリペアチップ２４０とが垂直（すなわち、それぞれの面に対して直角方向）にスタックされた３Ｄ（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）スタックパッケージ構造を有する。ここで、リペアチップ２４０は、最上層または最下層にスタックされて第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０を制御するためのマスタチップとしての役割を果たし、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０は、リペアチップ２４０の下部または上部に順にスタックされてリペアチップ２４０の制御を受けるスレーブチップとしての役割を果たす。
【００２８】
ここで、第１のメモリチップ２１０は、複数のメモリセル２１２Ａ、２１２Ｂを含む。図面には示されていないが、第２のメモリチップ２２０も複数のメモリセル２２２Ａ、２２２Ｂ（図示省略）を含み、第３のメモリチップ２３０も複数のメモリセル２３２Ａ、２３２Ｂ（図示省略）を含む。例えば、複数のメモリセル２１２Ａ、２１２Ｂ、２２２Ａ、２２２Ｂ、２３２Ａ、２３２Ｂは、それぞれセルトランジスタ（ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ）とセルキャパシタ（ｃｅｌｌ ｃａｐａｃｉｔｏｒ）とで構成され、それぞれ対応するデータが格納される。
【００２９】
そして、リペアチップ２４０は、第１のメモリチップ２１０に含まれた複数のメモリセル２１２Ａ、２１２Ｂの中で欠陥が発生した任意のメモリセル（以下、「欠陥セル」と称する）をリペアするための第１のヒューズ回路２４１Ａ、２４１Ｂと、第１のメモリチップ２１０に含まれた欠陥セルを代替するための複数の第１のリダンダンシメモリセル（以下、「第１のリダンダンシセル」と称する）２４２Ａ、２４２Ｂと、第２のメモリチップ２２０に含まれた複数のメモリセル２２２Ａ、２２２Ｂの中で欠陥セルをリペアするための第２のヒューズ回路２４３Ａ、２４３Ｂと、第２のメモリチップ２２０に含まれた欠陥セルを代替するための複数の第２のリダンダンシメモリセル（以下、「第２のリダンダンシセル」と称する）２４４Ａ、２４４Ｂと、第３のメモリチップ２３０に含まれた複数のメモリセル２３２Ａ、２３２Ｂの中で欠陥セルをリペアするための第３のヒューズ回路２４５Ａ、２４５Ｂと、第３のメモリチップ２３０に含まれた欠陥セルを代替するための複数の第３のリダンダンシメモリセル（以下、「第３のリダンダンシセル」と称する）２４６Ａ、２４６Ｂとを備える。
【００３０】
一方、本発明の第１の実施形態では、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂがリペアチップ２４０に備えられることを例に挙げて説明したが、必ずしもこの態様に限定されるのではなく、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂがそれぞれのメモリチップ２１０、２２０、２３０に含まれてもよい。この態様は、図４に示されている。図４に示すように、第１のリダンダンシセル３１４Ａ、３１４Ｂが第１のメモリチップ３１０に含まれていることが分かる。図面には示されていないが、第２のリダンダンシセル３２４Ａ、３２４Ｂは第２のメモリチップ３２０に含まれ、第３のリダンダンシセル３３４Ａ、３３４Ｂは第３のメモリチップ３３０に含まれる。参考までに、図４で説明されていない構成要素は、図３のものと対応するので、詳しい説明を省略する。
【００３１】
以下、上記のような構成を有する本発明の第１の実施形態及び第２の実施形態に係る半導体メモリ装置２００、３００のリペア方法を図５及び図６を参照して説明する。
【００３２】
本発明の第１の実施形態及び第２の実施形態に係る半導体メモリ装置２００、３００のリペア方法は、同じ過程によって行われるので、説明の便宜上、本発明の第１の実施形態に係る半導体メモリ装置２００のみを例に挙げて説明する。
【００３３】
まず、図５には、半導体メモリ装置２００に適用することができるリペア方法の一例を説明するフローチャートが示されている。
【００３４】
図５に示すように、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０のそれぞれに対して、ウエハレベルのテストを行う（Ｓ１１０）。言い替えれば、第１のメモリチップ２１０に含まれた複数のメモリセル２１２Ａ、２１２Ｂの欠陥の有無をテストし、第２のメモリチップ２２０に含まれた複数のメモリセル２２２Ａ、２２２Ｂの欠陥の有無をテストし、第３のメモリチップ２３０に含まれた複数のメモリセル２３２Ａ、２３２Ｂの欠陥の有無をテストする。
【００３５】
そして、上記のテスト結果に応じて、メモリチップ毎に発生した欠陥セルのアドレスを記憶する（Ｓ１２０）。
【００３６】
このような状態で、メモリチップ毎に記憶された欠陥セルのアドレスに基づいて、リペアチップ２４０内に含まれた第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂを一度にプログラムする（Ｓ１３０）。これは、メモリチップ毎に発生した欠陥セルのアドレスを、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂに切り替えるためのアドレスをプログラムすることをいう。例えば、第１のメモリチップ２１０に含まれた欠陥セルのアドレスに基づいて、第１のヒューズ回路２４１Ａ、２４１Ｂに含まれたヒューズをカットし、第２のメモリチップ２２０に含まれた欠陥セルのアドレスに基づいて、第２のヒューズ回路２４３Ａ、２４３Ｂに含まれたヒューズをカットし、第３のメモリチップ２３０に含まれた欠陥セルのアドレスに基づいて、第３のヒューズ回路２４５Ａ、２４５Ｂに含まれたヒューズをカットする。このとき、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂは、１つのリペアチップ２４０内に全て含まれているため、一度にプログラムが可能となる。
【００３７】
その後、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０とリペアチップ２４０とをスタックし、パッケージ工程を行えば、半導体メモリ装置２００の製作が完了する（Ｓ１４０）。参考までに、半導体メモリ装置２００のノーマル動作時、メモリチップ毎に発生した欠陥セルが読み出し／書き込み動作に関与する場合、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂによって、欠陥セルに代えて第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂが用いられるようになる。
【００３８】
次に、図６には、半導体メモリ装置２００に適用することができるリペア方法の他の例を説明するフローチャートが示されている。
【００３９】
図６に示すように、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０をスタックした状態で（Ｓ２１０）、スタックされた第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０をメモリチップ毎にテストする（Ｓ２２０）。すなわち、第１のメモリチップ２１０に含まれた複数のメモリセル２１２Ａ、２１２Ｂの欠陥の有無をテストし、第２のメモリチップ２２０に含まれた複数のメモリセル２２２Ａ、２２２Ｂの欠陥の有無をテストし、第３のメモリチップ２３０に含まれた複数のメモリセル２３２Ａ、２３２Ｂの欠陥の有無をテストする。
【００４０】
そして、上記のテスト結果に応じて、メモリチップ毎に発生した欠陥セルのアドレスを記憶する（Ｓ２３０）。
【００４１】
次に、メモリチップ毎に記憶された欠陥セルのアドレスに基づいて、リペアチップ２４０内に含まれた第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂを一度にプログラムする（Ｓ２４０）。これは、メモリチップ毎に発生した欠陥セルのアドレスを、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂに切り替えるためのアドレスをプログラムすることをいう。例えば、第１のメモリチップ２１０に含まれた欠陥セルのアドレスに基づいて、第１のヒューズ回路２４１Ａ、２４１Ｂに含まれたヒューズをカットし、第２のメモリチップ２２０に含まれた欠陥セルのアドレスに基づいて、第２のヒューズ回路２４３Ａ、２４３Ｂに含まれたヒューズをカットし、第３のメモリチップ２３０に含まれた欠陥セルのアドレスに基づいて、第３のヒューズ回路２４５Ａ、２４５Ｂに含まれたヒューズをカットする。このとき、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂは、１つのリペアチップ２４０内に全て含まれているため、一度にプログラムが可能となる。
【００４２】
その後、スタックされた第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０とリペアチップ２４０とをスタックし、パッケージ工程を行えば、半導体メモリ装置２００の製作が完了する（Ｓ２５０）。参考までに、半導体メモリ装置２００のノーマル動作時、メモリチップ毎に発生した欠陥セルが読み出し／書き込み動作に関与する場合、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂによって、欠陥セルに代えて第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂが利用されるようになる。
【００４３】
このような本発明の実施形態によれば、複数のメモリセルと、その複数のメモリセルの中で欠陥セルをリペアするためのヒューズ回路とが互いに異なるチップに分離されて配置されることにより、アドレスプログラム過程を、ヒューズ回路を含む１つのチップに対してのみ行えばよいので、工程を簡素化することができ、それによって工程費用及び工程時間を節約することができるという利点がある。
【００４４】
本発明の技術思想は、上記した実施形態によって具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更によって様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【００４５】
２００ 半導体メモリ装置
２１０ 第１のメモリチップ
２１２Ａ、２１２Ｂ 複数のメモリセル
２２０ 第２のメモリチップ
２２２Ａ、２２２Ｂ 複数のメモリセル
２３０ 第３のメモリチップ
２３２Ａ、２３２Ｂ 複数のメモリセル
２４０ リペアチップ
２４１Ａ、２４１Ｂ 第１のヒューズ回路
２４２Ａ、２４２Ｂ 第１のリダンダンシセル
２４３Ａ、２４３Ｂ 第２のヒューズ回路
２４４Ａ、２４４Ｂ 第２のリダンダンシセル
２４５Ａ、２４５Ｂ 第３のヒューズ回路
２４６Ａ、２４６Ｂ 第３のリダンダンシセル
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、より詳細には、半導体メモリ装置及びそのリペア方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）をはじめとする半導体メモリ装置は、複数のメモリチップがスタックされた構造を採用している。このような半導体メモリ装置を３Ｄ（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）スタックパッケージ半導体メモリ装置ともいい、このように、スタックパッケージ構造を採用することにより、半導体メモリ装置の高集積化、小型化、大容量化、そして、高帯域幅のインターフェースが可能となる。
【０００３】
一方、スタックされた複数のメモリチップは、各々セルトランジスタ（ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ）とセルキャパシタ（ｃｅｌｌ ｃａｐａｃｉｔｏｒ）とで構成された数多くのメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ）を含む。このような数多くのメモリセルの中には、欠陥を含むメモリセル（以下、「欠陥セル」と称する）が含まれることがあり、このような場合、半導体メモリ装置の歩留まりが低下する。ここで、任意のメモリセルに欠陥が発生する理由は、半導体メモリ装置の高集積化、小型化、大容量化、低電力化などが実現されることにより、それに比例して回路線幅の減少、工程ステップ及び複雑度の増加などの要因が伴うためである。
【０００４】
したがって、メモリチップ毎に別途のメモリセルを備えて欠陥セルを代替することにより、半導体メモリ装置の歩留まりを高める方法を通常利用している。言い替えれば、欠陥セルをリペア（ｒｅｐａｉｒ）するために、予め余分のメモリセル（以下、「リダンダンシセル」と称する）を作っておき、テスト後に欠陥セルをリダンダンシセルで代替している。
【０００５】
図１には、従来技術に係る半導体メモリ装置のブロック構成図が示されている。
【０００６】
同図に示すように、半導体メモリ装置１００は、スタックされた第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０を備える。第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０は、スタック順序によって役割が分担される。例えば、最下層にスタックされて外部と接続される第４のメモリチップ１４０が、マスタチップとしての役割を果たし、第４のメモリチップ１４０の上部に順にスタックされる残りの第１のメモリチップないし第３のメモリチップ１１０、１２０、１３０が、マスタチップの制御によって予定された動作を行うスレーブチップとしての役割を果たす。
【０００７】
第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０の内部構成は全て同じであるため、以下では、第１のメモリチップ１１０についてのみ説明する。
【０００８】
第１のメモリチップ１１０は、データを格納するための複数の第１のメモリセル１１２Ａ、１１２Ｂと、複数の第１のメモリセル１１２Ａ、１１２Ｂの中で欠陥セルを代替するための複数の第１のリダンダンシセル１１４Ａ、１１４Ｂと、欠陥セルのアドレスをリダンダンシセルに切り替えるためのアドレスのプログラムがなされる第１のヒューズ回路１１６Ａ、１１６Ｂとを備える。ここで、第１のヒューズ回路１１６Ａ、１１６Ｂは複数のヒューズを含み、ヒューズカット（ｃｕｔｔｉｎｇ）工程によってアドレスのプログラムがなされる。
【０００９】
以下、上記のような構成を有する従来技術に係る半導体メモリ装置のリペア方法を図２を参照して説明する。
【００１０】
図２には、従来技術に係る半導体メモリ装置のリペア方法を説明するためのフローチャートが示されている。
【００１１】
図２に示すように、所定の第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０が製造された状態で、第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０の欠陥の有無をウエハレベルでテストする（Ｓ１０）。例えば、第１のメモリチップ１１０に含まれた複数の第１のメモリセル１１２Ａ、１１２Ｂにデータを格納した後、格納したデータを改めて読み出す過程によって、複数の第１のメモリセル１１２Ａ、１１２Ｂの欠陥の有無をテストする。
【００１２】
そして、上記のテスト結果に応じて、メモリチップ毎に欠陥セルのアドレスを記憶する（Ｓ２０）。
【００１３】
このような状態で、メモリチップ毎に記憶されたアドレスに基づいて、第１のメモリチップ１１０の第１のヒューズ回路１１６Ａ、１１６Ｂに含まれたヒューズによりアドレスをプログラムする（Ｓ３０）。例えば、レーザーなどを用いてヒューズカット工程を行うことにより、アドレスのプログラムがなされる。このように、ヒューズカット工程によってアドレスのプログラムがなされると、複数の第１のメモリセル１１２Ａ、１１２Ｂに存在する欠陥セルが、複数の第１のリダンダンシセル１１４Ａ、１１４Ｂに代替されるための環境が構築される。これにより、実際の動作時、複数の第１のメモリセル１１２Ａ、１１２Ｂに存在する欠陥セルに代えて、複数の第１のリダンダンシセル１１４Ａ、１１４Ｂが用いられるようになる。
【００１４】
次いで、第１のメモリチップ１１０に含まれたヒューズをプログラムする方法と同様に、第２のメモリチップないし第４のメモリチップ１２０、１３０、１４０に含まれたヒューズを順にプログラムする（Ｓ４０、Ｓ５０、Ｓ６０）。
【００１５】
その後、第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０をスタックすると、半導体メモリ装置１００の製造が完了する（Ｓ７０）。
【００１６】
しかしながら、従来技術に係る半導体メモリ装置１００では、第１のメモリチップないし第４のメモリチップ１１０、１２０、１３０、１４０に含まれたヒューズによりアドレスをプログラムする過程がメモリチップ毎に別々に行われているため、それに対応する工程費用及び工程時間が浪費されるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、リペア過程が簡素化された半導体メモリ装置及びそのリペア方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するための本発明に係る半導体メモリ装置は、複数のメモリセルを含む少なくとも１つ以上の第１の半導体チップと、少なくとも１つ以上の前記第１の半導体チップに含まれた複数の前記メモリセルのうち、欠陥が発生した任意のメモリセルをリペアするためのヒューズ回路を含む第２の半導体チップとを備え、少なくとも１つ以上の前記第１の半導体チップと前記第２の半導体チップとがスタックされた構造を有する。一方、本発明は、少なくとも１つ以上の前記第１の半導体チップが、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むか、または、前記第２の半導体チップが、少なくとも１つ以上の前記第１の半導体チップに対応して、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことができる。
【００１９】
また、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれた前記ヒューズ回路をプログラムするステップとを含む。
【００２０】
さらに、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、複数の前記メモリセルをそれぞれ含む複数の第１の半導体チップをスタックするステップと、スタックされた複数の前記第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれたヒューズ回路をプログラムするステップとを含む。
【発明の効果】
【００２１】
本発明は、スタックされた複数の半導体チップのうちの１つの半導体チップのみに、他の半導体チップに含まれた欠陥を含むメモリセルをリペアするためのヒューズ回路を備えている。したがって、アドレスプログラム過程を、ヒューズ回路を含む１つの半導体チップに対してのみ行えばよいので、工程を簡素化することができ、それによって工程費用及び工程時間を節約することができるという効果がある。
【図面の簡単な説明】
【００２２】
【図１】従来技術に係る半導体メモリ装置のブロック構成図である。
【図２】従来技術に係る半導体メモリ装置のリペア方法を説明するためのフローチャートである。
【図３】本発明の第１の実施形態に係る半導体メモリ装置のブロック構成図である。
【図４】本発明の第２の実施形態に係る半導体メモリ装置のブロック構成図である。
【図５】図３及び図４に示された半導体メモリ装置に適用することができるリペア方法の一例を説明するフローチャートである。
【図６】図３及び図４に示された半導体メモリ装置に適用することができるリペア方法の他の例を説明するフローチャートである。
【発明を実施するための形態】
【００２３】
以下、本発明の属する技術分野における通常の知識を有した者が本発明を実施することができる程度に説明するために、本発明の実施形態を添付図面を参照して詳細に説明する。
【００２４】
本発明の実施形態に係る半導体メモリ装置は、４個の半導体チップがスタックされることを例に挙げて説明する。
【００２５】
また、本発明の実施形態では、メモリセルを含む半導体チップをメモリチップと称し、ヒューズ回路を含む半導体チップをリペアチップと称する。
【００２６】
図３には、本発明の第１の実施形態に係る半導体メモリ装置のブロック構成図が示されており、図４には、本発明の第２の実施形態に係る半導体メモリ装置のブロック構成図が示されている。
【００２７】
まず、図３に示すように、半導体メモリ装置２００には、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０と、１つのリペアチップ２４０とが備えられ、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０とリペアチップ２４０とが垂直（すなわち、それぞれの面に対して直角方向）にスタックされた３Ｄ（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）スタックパッケージ構造を有する。ここで、リペアチップ２４０は、最上層または最下層にスタックされて第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０を制御するためのマスタチップとしての役割を果たし、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０は、リペアチップ２４０の下部または上部に順にスタックされてリペアチップ２４０の制御を受けるスレーブチップとしての役割を果たす。
【００２８】
ここで、第１のメモリチップ２１０は、複数のメモリセル２１２Ａ、２１２Ｂを含む。図面には示されていないが、第２のメモリチップ２２０も複数のメモリセル２２２Ａ、２２２Ｂ（図示省略）を含み、第３のメモリチップ２３０も複数のメモリセル２３２Ａ、２３２Ｂ（図示省略）を含む。例えば、複数のメモリセル２１２Ａ、２１２Ｂ、２２２Ａ、２２２Ｂ、２３２Ａ、２３２Ｂは、それぞれセルトランジスタ（ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ）とセルキャパシタ（ｃｅｌｌ ｃａｐａｃｉｔｏｒ）とで構成され、それぞれ対応するデータが格納される。
【００２９】
そして、リペアチップ２４０は、第１のメモリチップ２１０に含まれた複数のメモリセル２１２Ａ、２１２Ｂの中で欠陥が発生した任意のメモリセル（以下、「欠陥セル」と称する）をリペアするための第１のヒューズ回路２４１Ａ、２４１Ｂと、第１のメモリチップ２１０に含まれた欠陥セルを代替するための複数の第１のリダンダンシメモリセル（以下、「第１のリダンダンシセル」と称する）２４２Ａ、２４２Ｂと、第２のメモリチップ２２０に含まれた複数のメモリセル２２２Ａ、２２２Ｂの中で欠陥セルをリペアするための第２のヒューズ回路２４３Ａ、２４３Ｂと、第２のメモリチップ２２０に含まれた欠陥セルを代替するための複数の第２のリダンダンシメモリセル（以下、「第２のリダンダンシセル」と称する）２４４Ａ、２４４Ｂと、第３のメモリチップ２３０に含まれた複数のメモリセル２３２Ａ、２３２Ｂの中で欠陥セルをリペアするための第３のヒューズ回路２４５Ａ、２４５Ｂと、第３のメモリチップ２３０に含まれた欠陥セルを代替するための複数の第３のリダンダンシメモリセル（以下、「第３のリダンダンシセル」と称する）２４６Ａ、２４６Ｂとを備える。
【００３０】
一方、本発明の第１の実施形態では、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂがリペアチップ２４０に備えられることを例に挙げて説明したが、必ずしもこの態様に限定されるのではなく、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂがそれぞれのメモリチップ２１０、２２０、２３０に含まれてもよい。この態様は、図４に示されている。図４に示すように、第１のリダンダンシセル３１４Ａ、３１４Ｂが第１のメモリチップ３１０に含まれていることが分かる。図面には示されていないが、第２のリダンダンシセル３２４Ａ、３２４Ｂは第２のメモリチップ３２０に含まれ、第３のリダンダンシセル３３４Ａ、３３４Ｂは第３のメモリチップ３３０に含まれる。参考までに、図４で説明されていない構成要素は、図３のものと対応するので、詳しい説明を省略する。
【００３１】
以下、上記のような構成を有する本発明の第１の実施形態及び第２の実施形態に係る半導体メモリ装置２００、３００のリペア方法を図５及び図６を参照して説明する。
【００３２】
本発明の第１の実施形態及び第２の実施形態に係る半導体メモリ装置２００、３００のリペア方法は、同じ過程によって行われるので、説明の便宜上、本発明の第１の実施形態に係る半導体メモリ装置２００のみを例に挙げて説明する。
【００３３】
まず、図５には、半導体メモリ装置２００に適用することができるリペア方法の一例を説明するフローチャートが示されている。
【００３４】
図５に示すように、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０のそれぞれに対して、ウエハレベルのテストを行う（Ｓ１１０）。言い替えれば、第１のメモリチップ２１０に含まれた複数のメモリセル２１２Ａ、２１２Ｂの欠陥の有無をテストし、第２のメモリチップ２２０に含まれた複数のメモリセル２２２Ａ、２２２Ｂの欠陥の有無をテストし、第３のメモリチップ２３０に含まれた複数のメモリセル２３２Ａ、２３２Ｂの欠陥の有無をテストする。
【００３５】
そして、上記のテスト結果に応じて、メモリチップ毎に発生した欠陥セルのアドレスを記憶する（Ｓ１２０）。
【００３６】
このような状態で、メモリチップ毎に記憶された欠陥セルのアドレスに基づいて、リペアチップ２４０内に含まれた第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂを一度にプログラムする（Ｓ１３０）。これは、メモリチップ毎に発生した欠陥セルのアドレスを、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂに切り替えるためのアドレスをプログラムすることをいう。例えば、第１のメモリチップ２１０に含まれた欠陥セルのアドレスに基づいて、第１のヒューズ回路２４１Ａ、２４１Ｂに含まれたヒューズをカットし、第２のメモリチップ２２０に含まれた欠陥セルのアドレスに基づいて、第２のヒューズ回路２４３Ａ、２４３Ｂに含まれたヒューズをカットし、第３のメモリチップ２３０に含まれた欠陥セルのアドレスに基づいて、第３のヒューズ回路２４５Ａ、２４５Ｂに含まれたヒューズをカットする。このとき、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂは、１つのリペアチップ２４０内に全て含まれているため、一度にプログラムが可能となる。
【００３７】
その後、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０とリペアチップ２４０とをスタックし、パッケージ工程を行えば、半導体メモリ装置２００の製作が完了する（Ｓ１４０）。参考までに、半導体メモリ装置２００のノーマル動作時、メモリチップ毎に発生した欠陥セルが読み出し／書き込み動作に関与する場合、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂによって、欠陥セルに代えて第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂが用いられるようになる。
【００３８】
次に、図６には、半導体メモリ装置２００に適用することができるリペア方法の他の例を説明するフローチャートが示されている。
【００３９】
図６に示すように、第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０をスタックした状態で（Ｓ２１０）、スタックされた第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０をメモリチップ毎にテストする（Ｓ２２０）。すなわち、第１のメモリチップ２１０に含まれた複数のメモリセル２１２Ａ、２１２Ｂの欠陥の有無をテストし、第２のメモリチップ２２０に含まれた複数のメモリセル２２２Ａ、２２２Ｂの欠陥の有無をテストし、第３のメモリチップ２３０に含まれた複数のメモリセル２３２Ａ、２３２Ｂの欠陥の有無をテストする。
【００４０】
そして、上記のテスト結果に応じて、メモリチップ毎に発生した欠陥セルのアドレスを記憶する（Ｓ２３０）。
【００４１】
次に、メモリチップ毎に記憶された欠陥セルのアドレスに基づいて、リペアチップ２４０内に含まれた第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂを一度にプログラムする（Ｓ２４０）。これは、メモリチップ毎に発生した欠陥セルのアドレスを、第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂに切り替えるためのアドレスをプログラムすることをいう。例えば、第１のメモリチップ２１０に含まれた欠陥セルのアドレスに基づいて、第１のヒューズ回路２４１Ａ、２４１Ｂに含まれたヒューズをカットし、第２のメモリチップ２２０に含まれた欠陥セルのアドレスに基づいて、第２のヒューズ回路２４３Ａ、２４３Ｂに含まれたヒューズをカットし、第３のメモリチップ２３０に含まれた欠陥セルのアドレスに基づいて、第３のヒューズ回路２４５Ａ、２４５Ｂに含まれたヒューズをカットする。このとき、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂは、１つのリペアチップ２４０内に全て含まれているため、一度にプログラムが可能となる。
【００４２】
その後、スタックされた第１のメモリチップないし第３のメモリチップ２１０、２２０、２３０とリペアチップ２４０とをスタックし、パッケージ工程を行えば、半導体メモリ装置２００の製作が完了する（Ｓ２５０）。参考までに、半導体メモリ装置２００のノーマル動作時、メモリチップ毎に発生した欠陥セルが読み出し／書き込み動作に関与する場合、第１のヒューズ回路ないし第３のヒューズ回路２４１Ａ、２４１Ｂ、２４３Ａ、２４３Ｂ、２４５Ａ、２４５Ｂによって、欠陥セルに代えて第１のリダンダンシセルないし第３のリダンダンシセル２４２Ａ、２４２Ｂ、２４４Ａ、２４４Ｂ、２４６Ａ、２４６Ｂが利用されるようになる。
【００４３】
このような本発明の実施形態によれば、複数のメモリセルと、その複数のメモリセルの中で欠陥セルをリペアするためのヒューズ回路とが互いに異なるチップに分離されて配置されることにより、アドレスプログラム過程を、ヒューズ回路を含む１つのチップに対してのみ行えばよいので、工程を簡素化することができ、それによって工程費用及び工程時間を節約することができるという利点がある。
【００４４】
本発明の技術思想は、上記した実施形態によって具体的に記述されたが、以上で説明した実施形態はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更によって様々な実施形態が可能であることが理解できるであろう。
【符号の説明】
【００４５】
２００ 半導体メモリ装置
２１０ 第１のメモリチップ
２１２Ａ、２１２Ｂ 複数のメモリセル
２２０ 第２のメモリチップ
２２２Ａ、２２２Ｂ 複数のメモリセル
２３０ 第３のメモリチップ
２３２Ａ、２３２Ｂ 複数のメモリセル
２４０ リペアチップ
２４１Ａ、２４１Ｂ 第１のヒューズ回路
２４２Ａ、２４２Ｂ 第１のリダンダンシセル
２４３Ａ、２４３Ｂ 第２のヒューズ回路
２４４Ａ、２４４Ｂ 第２のリダンダンシセル
２４５Ａ、２４５Ｂ 第３のヒューズ回路
２４６Ａ、２４６Ｂ 第３のリダンダンシセル
【特許請求の範囲】
【請求項１】
複数のメモリセルを含む少なくとも１つ以上の第１の半導体チップと、
少なくとも１つ以上の前記第１の半導体チップに含まれた複数の前記メモリセルのうち、欠陥が発生した任意のメモリセルをリペアするためのヒューズ回路を含む第２の半導体チップと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
少なくとも１つ以上の前記第１の半導体チップと前記第２の半導体チップとがスタックされていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
少なくとも１つ以上の前記第１の半導体チップが、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２の半導体チップが、少なくとも１つ以上の前記第１の半導体チップに対応して、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第２の半導体チップが、少なくとも１つ以上の前記第１の半導体チップを制御するためのマスタチップであり、
少なくとも１つ以上の前記第１の半導体チップが、前記第２の半導体チップの制御を受けるスレーブチップであることを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリ装置。
【請求項６】
複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、
複数の第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、
複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれた前記ヒューズ回路をプログラムするステップと、
を含むことを特徴とする半導体メモリ装置のリペア方法。
【請求項７】
前記テスト結果を記憶するステップをさらに含むことを特徴とする請求項６に記載の半導体メモリ装置のリペア方法。
【請求項８】
前記テストするステップが、ウエハレベルでのテストを行うことを特徴とする請求項６または７に記載の半導体メモリ装置のリペア方法。
【請求項９】
前記ヒューズ回路をプログラムするステップの後に、複数の前記第１の半導体チップと前記第２の半導体チップとをスタックするステップをさらに含むことを特徴とする請求項６または７に記載の半導体メモリ装置のリペア方法。
【請求項１０】
複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、
複数の前記メモリセルをそれぞれ含む複数の第１の半導体チップをスタックするステップと、
スタックされた複数の前記第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、
複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれたヒューズ回路をプログラムするステップと、
を含むことを特徴とする半導体メモリ装置のリペア方法。
【請求項１１】
前記テスト結果を記憶するステップをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置のリペア方法。
【請求項１２】
前記ヒューズ回路をプログラムするステップの後に、スタックされた複数の前記第１のメモリチップと前記第２の半導体チップとをスタックするステップをさらに含むことを特徴とする請求項１０または１１に記載の半導体メモリ装置のリペア方法。
【請求項１】
複数のメモリセルを含む少なくとも１つ以上の第１の半導体チップと、
少なくとも１つ以上の前記第１の半導体チップに含まれた複数の前記メモリセルのうち、欠陥が発生した任意のメモリセルをリペアするためのヒューズ回路を含む第２の半導体チップと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
少なくとも１つ以上の前記第１の半導体チップと前記第２の半導体チップとがスタックされていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
少なくとも１つ以上の前記第１の半導体チップが、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第２の半導体チップが、少なくとも１つ以上の前記第１の半導体チップに対応して、前記欠陥が発生した任意のメモリセルを代替するための複数のリダンダンシメモリセルをさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第２の半導体チップが、少なくとも１つ以上の前記第１の半導体チップを制御するためのマスタチップであり、
少なくとも１つ以上の前記第１の半導体チップが、前記第２の半導体チップの制御を受けるスレーブチップであることを特徴とする請求項１〜４のいずれか１項に記載の半導体メモリ装置。
【請求項６】
複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、
複数の第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、
複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれた前記ヒューズ回路をプログラムするステップと、
を含むことを特徴とする半導体メモリ装置のリペア方法。
【請求項７】
前記テスト結果を記憶するステップをさらに含むことを特徴とする請求項６に記載の半導体メモリ装置のリペア方法。
【請求項８】
前記テストするステップが、ウエハレベルでのテストを行うことを特徴とする請求項６または７に記載の半導体メモリ装置のリペア方法。
【請求項９】
前記ヒューズ回路をプログラムするステップの後に、複数の前記第１の半導体チップと前記第２の半導体チップとをスタックするステップをさらに含むことを特徴とする請求項６または７に記載の半導体メモリ装置のリペア方法。
【請求項１０】
複数のメモリセルと、複数の前記メモリセルのうち、欠陥が発生したメモリセルをリペアするためのヒューズ回路とが互いに異なる半導体チップに配置された半導体メモリ装置のリペア方法であって、
複数の前記メモリセルをそれぞれ含む複数の第１の半導体チップをスタックするステップと、
スタックされた複数の前記第１の半導体チップのそれぞれに含まれた複数の前記メモリセルをテストするステップと、
複数の前記第１の半導体チップのテスト結果に応じて、第２の半導体チップに含まれたヒューズ回路をプログラムするステップと、
を含むことを特徴とする半導体メモリ装置のリペア方法。
【請求項１１】
前記テスト結果を記憶するステップをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置のリペア方法。
【請求項１２】
前記ヒューズ回路をプログラムするステップの後に、スタックされた複数の前記第１のメモリチップと前記第２の半導体チップとをスタックするステップをさらに含むことを特徴とする請求項１０または１１に記載の半導体メモリ装置のリペア方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２３４６１０（Ｐ２０１２−２３４６１０Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１８５４６７（Ｐ２０１１−１８５４６７）
【出願日】平成２３年８月２９日（２０１１．８．２９）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年８月２９日（２０１１．８．２９）
【出願人】（３１００２４０３３）エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ−ｄａｅｒｏ，Ｂｕｂａｌ−ｅｕｂ，Ｉｃｈｅｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]