【課題】配線抵抗に起因した電圧降下を抑制し、検査工程での誤判定を受けにくい半導体チップおよび半導体ウェハを提供する。更に、配線抵抗に起因した電圧降下を抑制し、検査工程で誤判定を受けにくい半導体チップの検査方法を提供する。
【解決手段】電極パッド領域は、絶縁膜（７）上で一列に配列されたｎ個（ｎ≧３）の電極パッド（４_ｍ−４から４_ｍ＋４）を備える。内部セル領域は、電極パッド領域側に配列されている半導体回路（３_ｌ−３から３_ｌ＋３）にそれぞれ接続された配線（ＶＤＤＬ）をｎ個の電極パッドの配列方向に備える。ｎ個の電極パッドの内、第１の電極パッド（４_ｍ−１）と、第１の電極パッドから１個の電極パッドを隔てた第２の電極パッド（４_ｍ＋１）とが、絶縁膜中で互いに接続され、かつ、配線Ｌ_ｍ−１およびＬ_ｍ＋１によって、配線（ＶＤＤＬ）にそれぞれ接続されている。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】抵抗変化素子の閾値電圧のばらつきを生じさせることなく、閾値電圧を低電圧化すること。
【解決手段】印加されたパルス電圧の極性に応じて抵抗値の異なる第１の状態と第２の状態との間で遷移する抵抗変化層と、抵抗変化層の一端に接続された第１の電極と、他端に接続された第２の電極とを備えた抵抗変化素子の制御方法であって、抵抗変化層を第１の状態から前記第２の状態へ遷移させる第１の極性とは逆の第２の極性を有する第１のパルス電圧を、抵抗変化層を第１の状態に保ちつつ、両電極間に印加した後、第１の極性を有する第２のパルス電圧を両電極間に印加して、抵抗変化層を第１の状態から第２の状態へ遷移させる。 （もっと読む）

【課題】容易にカスタマイズ対応可能な半導体集積回路装置を提供する。
【解決手段】アレイ型プロセッサ部（３００）は、プロセッサエレメント（３３０）とプログラマブルスイッチ（３２０）とを備えるプロセッサユニット（３１０）をマトリクス状に配置する。プロセッサエレメント（３３０）は、複数ビット幅の第１演算器（３３２）と複数ビット幅より狭い所定のビット幅の第２演算器（３３３）とを有する。第１演算器（３３２）および第２演算器（３３３）の接続構成は構成情報メモリ（３４０）に設定される構成情報に基づいて変更可能である。プログラマブルスイッチ（３２０）は、配線からプロセッサエレメントに複数ビット幅のデータおよび所定のビット幅のデータを構成情報に基づいて入出力する。制御回路（２００）は、内部バス（１８０）に接続され、アレイ型プロセッサ部（３００）の動作を制御し、内部バス（１８０）を介してデータを授受する。 （もっと読む）

【課題】ヒューズを切断するための電流を入力する専用の端子を必要としないトリミング回路及び半導体装置を提供する。
【解決手段】内部回路の外部端子であるパッドに接続された入力端子と、電源端子と出力端子との間に設けられたヒューズと、入力端子と出力端子との間に設けられたダイオードと、を備え、パッドにダイオードが順方向バイアスになるように電圧を印加して、トリミング回路のトリミングを行うように構成した。 （もっと読む）

【課題】新たな要因に起因したクラックの発生を抑制すること。
【解決手段】第１のＡｌ配線３１と絶縁膜３３とを含む第１のＡｌ配線層３０と、第２のＡｌ配線４１と絶縁膜４３とを含む第２のＡｌ配線層４０と、複数の第３のＡｌ配線５１と絶縁膜５２とを含む第３のＡｌ配線層５０と、第１のＡｌ配線３１と第２のＡｌ配線４１とを接続する第１のビア３２と、第２のＡｌ配線４１と第３のＡｌ配線５１とを接続する第２のビア４２とを有し、少なくとも一部の第３のＡｌ配線５１は隣り合う第３のＡｌ配線５１同士の間隔Ｂが２．２５μｍ以下である隙間６０を形成しており、平面視で隙間６０の中の少なくとも一部は第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有し、隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅Ｃは１５μｍより大きく、第２のビア４２同士の間隔Ｆは第２のビア４２の径Ｇの３倍以上である半導体装置。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】精度よく簡便にチップサイズを見積もることができる、半導体集積回路のチップサイズ見積もり装置、及び半導体集積回路のチップ見積もり方法を提供する。
【解決手段】回路の機能の実現に最小限必要なゲート数である最小機能ゲート数を入力する入力部１と、セルライブラリごとに所定の動作速度の達成に必要となるゲート数と前記最小機能ゲート数との比率である性能考慮ゲート数係数が予め設定された設定値保持部２１と、前記最小機能ゲート数と前記性能考慮ゲート数係数とから算出されるゲート数を用いて前記回路の総面積を見積もる計算部２２と、を備えたことを特徴とする。 （もっと読む）

【課題】検証に要する時間をより短縮できる半導体集積回路の配線設計検証方法を提供する。
【解決手段】設計仕様（Ｓ７）に基づいてユーザが回路図（Ｓ８）に入力した各配線部の最大許容電流値Ｉmaxと、電流密度Ｊと、配線膜厚ｈとを抽出し、これらに基づいて各配線部の最小配線幅情報Ｗmin（Ｓ１２）を求める。またレイアウトのデータ（Ｓ１）から、各配線部に対応する配線経路の情報を付した配線経路ネットリスト（Ｓ４）と、各配線部について配線幅情報を付した配線幅ネットリスト（Ｓ６）とを作成し、配線経路ネットリストにおける各配線経路について各配線部の最小配線幅情報Ｗminを付したものと、配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較して、各配線部に流れる電流が許容されている電流値以下か否かを検証する（Ｓ１３）。 （もっと読む）