【課題】フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減する。
【解決手段】半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられ、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成され、アクティブ領域ＡＫ１〜ＡＫ６の幅をそれぞれにおいて均一の幅として分割されている。 （もっと読む）

【課題】外部電源電圧が変動した場合でも、安定に動作する半導体装置を実現することが可能なクロックツリー生成方法を提供する。
【解決手段】プログラム５のＣＴＳ部８は、電源領域Ａから電源領域Ｂにクロック信号ＣＬＫ１，ＣＬＫ２を伝達する経路Ｌ１，Ｌ２を設け、電源領域Ａ内の経路Ｌ１，Ｌ２にそれぞれアンカーバッファＢ１，Ｂ２を配置し、遅延回路Ｄ１，Ｄ２を電源領域Ｂ内の経路Ｌ１，Ｌ２にそれぞれ配置し、遅延回路Ｄ３，Ｄ４をアンカーバッファＢ１，Ｂ２の入力ノード側の経路Ｌ１，Ｌ２にそれぞれ配置する。したがって、外部電源電圧ＶＤＤ１，ＶＤＤ２が変動した場合でも、クロック信号ＣＬＫ１，ＣＬＫ２の遅延時間は同じになる。 （もっと読む）

【課題】 少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。
【解決手段】 スキュー調整セルは、集積回路のデジタル回路機構における信号のスキューを所望の量に調整するように構成される。デジタル論理セルおよびスキュー調整セルはセル・ライブラリから選択される。 （もっと読む）

【課題】半導体集積回路のレイアウト検証であって、検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、検証の対象とならない箇所に対するＤＲＣ検証の時間を省略し、アンテナ比のようなＤＲＣ検証の時間を短縮する。
【解決手段】検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、変更箇所から等電位追跡を用いてＤＲＣ検証の検証対象箇所を特定する。具体的には、変更前後のレイアウトパタンデータの差分図形を抽出して該差分図形から変更ノードを抽出する。また、変更後のレイアウトパタンデータに対して等電位番号を付与して該等電位番号を参照して該変更ノードと同じ等電位番号を持つ検証対象箇所を抽出する。更に、前抽出された記検証対象箇所に対して、アンテナ比のＤＲＣ検証を実行する。 （もっと読む）

【課題】半導体装置の電流による配線破壊箇所の予測方法において、解析時間を短縮する。
【解決手段】下層配線１４Ａ，１４Ｂをそれぞれ一つの直列抵抗で、第１の下層ビア１５Ａ，第２の下層ビア１５Ｂを１個の抵抗で、第１の上層ビア１７Ａ、第２の上層ビア１８Ｂを１個の抵抗で、第１及び第２の上層配線１６Ａ，１６Ｂを抵抗ブリッジ回路で、パワートランジスタＴＲを直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により生成する。回路シミュレータ３により、解析モデルにおけるパワートランジスタＴＲに電流を供給し、解析モデルにおける各抵抗に流れる電流に基づいて、第１及び第２の下層配線１４Ａ，１４Ｂ、第１及び第２の上層配線１６Ａ，１６Ｂにおける各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器４により比較することにより、配線破壊箇所を予測する。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】より多くのＩ／Ｏセルを配置することができるようにする。
【解決手段】多層配線層には、電位供給用接続配線２３０が設けられている。電位供給用接続配線２３０は、平面視で外周セル列２０を構成するＩ／Ｏセル２００のいずれか、および内周セル列３０を構成するＩ／Ｏセル２００のいずれかと重なっている。そして電位供給用接続配線２３０は、外周セル列２０の下方に位置する電源電位供給配線２２２を、内周セル列３０の下方に位置する電源電位供給配線２２２に接続するとともに、外周セル列２０の下方に位置する接地電位供給配線２２４を、内周セル列３０の下方に位置する接地電位供給配線２２４に接続している。 （もっと読む）

【課題】チップ面積を小さくすることのできるレイアウト設計方法を提供する。
【解決手段】レイアウト設計方法は、所定のタイミング制約Ｆ１を満足させるように、セルを配置し、低抵抗配線が形成される第１配線層を使用してセル間のパスの接続配線を形成する処理（ステップＳ２〜Ｓ４）を有する。また、レイアウト設計方法は、タイミング制約Ｆ１を満足させたまま、パスの接続配線のうち、セル間に配置されるバッファ回路によって区切られる複数のステージ中の少なくとも一つのステージに対応する接続配線におけるレシーバ側からの一部を、第１配線層から該第１配線層よりも配線遅延が大きくなる第２配線層に置き換えて形成する配線置換処理（ステップＳ５）を有する。 （もっと読む）

【課題】微細配線を簡易に低抵抗化する。
【解決手段】実施形態に係わる半導体装置は、第１の方向に積み重ねられる第１乃至第３の半導体層3a,3b,3cを有し、第２の方向に延びるフィン型積層構造を有する。第１のレイヤーセレクトトランジスタTaは、第１のゲート電極10aを有し、第１の半導体層3aでノーマリオン状態である。第２のレイヤーセレクトトランジスタTbは、第２のゲート電極10bを有し、第２の半導体層3bでノーマリオン状態である。第３のレイヤーセレクトトランジスタTcは、第３のゲート電極10cを有し、第３の半導体層3cでノーマリオン状態である。第１の半導体層3aのうちの第１のゲート電極10aにより覆われた領域、第２の半導体層3bのうちの第２のゲート電極10bにより覆われた領域及び第３の半導体層3cのうちの第３のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。 （もっと読む）