【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】ランダムノイズを低減する。
【解決手段】固体撮像装置は、基板上に形成され、光電変換部（PD）と複数の画素内トランジスタとからなる画素が２次元配列された画素アレイを備え、複数の画素内トランジスタのうちの所定の画素内トランジスタの電極、具体的には、増幅トランジスタのゲート電極のみに接続されるコンタクトの基板に平行な面の形状は、略長方形または略楕円形に形成される。本技術は、CMOSイメージセンサに適用することができる。 （もっと読む）

【課題】本発明は、接続電極のピッチを大きくせずにゲートの寄生容量を小さくすることができ、回路の高速化と層間接続の高密度化の両立が図れる積層型半導体装置及びその製造方法を提供することを目的とする。
【解決手段】第１のゲート６０と、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域３１、３３とを有する第１の半導体素子７０と、
前記第１のゲートと対向して接合された第２のゲート６５と、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域３６、３８とを有する第２の半導体素子７５と、を有することを特徴とする。 （もっと読む）

【課題】ハイブリッド基板構造を有する半導体集積回路装置においては、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの混在する結果、ゲートファースト方式で両方のＭＩＳＦＥＴを作製した場合、それぞれでゲート材料に合った構造設計が必要である。バルク−ＭＩＳＦＥＴはこれまでに多くの知見があり、ゲート材料変更に伴う構造変更は開発コストの増大を招くことになるため、可能な限りバルク−ＭＩＳＦＥＴの構造を維持したい。また従来のゲートラスト方式でゲート電極材料の変更を行う場合は、プロセスの複雑化や製造コスト増大などの問題を招く恐れがある。
【解決手段】本願発明は、半導体基板のデバイス面上にＳＯＩ構造とバルク構造が混在するハイブリッド基板構造を有する半導体集積回路装置において、前記デバイス面を基準とするＳＯＩ型ＭＩＳＦＥＴのゲート電極の高さを、バルク型ＭＩＳＦＥＴのゲート電極の高さよりも高くしたものである。 （もっと読む）

【課題】高いスループットで製造するために有利な製造方法を提供する。
【解決手段】第１領域１０１および第２領域１０２を有する半導体基板において、第１絶縁膜１１２、第２絶縁膜１１３および第３絶縁膜１２２を貫通する第１コンタクトホール形成工程と、第４絶縁膜１２０、第５絶縁膜１２１および第６絶縁膜１２２を貫通する第２コンタクトホール形成工程とを含み、前記第１，３，４，６絶縁膜は第１組成を有し、前記第２，４絶縁膜は前記第１組成とは異なる第２組成を有し、開口工程では、前記第２絶縁膜をエッチングストッパとして前記第３絶縁膜をエッチング後に、前記第２絶縁膜および前記第１絶縁膜を互いに異なるエッチング条件で第１コンタクトホールを形成し、前記第５絶縁膜をエッチングストッパとして前記第６絶縁膜をエッチング後に、前記第５，４絶縁膜を同一のエッチング条件で連続的にエッチングして、前記第２コンタクトホールを形成する。 （もっと読む）

【課題】結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供する。
【解決手段】基板１上に、絶縁膜２を介してシリコン膜３が形成された半導体基板を用意し、炭化シリコン膜６形成予定領域を選択的に被覆するマスク膜５を形成する。このマスク膜５で被覆されない領域のシリコン膜３を酸化し、酸化シリコン膜４を形成する。マスク膜５を除去し、シリコン膜３を露出させ、露出したシリコン膜３を炭化し、炭化シリコン膜６を形成する。その後、炭化シリコン膜６上に炭化シリコンのエピタキシャル成長膜８を形成する。 （もっと読む）

【課題】高い電圧を有する入力信号に対して適切に動作するアナログスイッチを有する半導体装置を提供する。
【解決手段】入力端子と出力端子との間にＰチャネルトランジスタとＮチャネルトランジスタとを並列に接続したアナログスイッチと，入力端子に印加される入力電圧に応じて，Ｐチャネルトランジスタの第１ゲート電圧及び第１バックゲート電圧と，Ｎチャネルトランジスタの第２ゲート電圧及び第２バックゲート電圧とのそれぞれの電位を可変生成する可変電圧回路と，アナログスイッチを導通または非導通に制御する制御信号を可変電圧回路に供給する制御回路とを有する。可変電圧回路は，導通に制御する制御信号に応答して，可変生成される第１ゲート電圧と第２ゲート電圧とをＰチャネルトランジスタとＮチャネルトランジスタのゲートにそれぞれ出力する。 （もっと読む）

【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。 （もっと読む）

【課題】所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に高誘電体膜１２１と、第１の膜１２２と、犠牲導電膜１２３と、第２の膜１２４とを順次形成した後、第２の膜１２４におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を第１の薬液を用いて選択的に除去する。この後、第２の膜１２４に含まれる第２の金属元素を犠牲導電膜１２４におけるＰ−ＭＩＳＦＥＴ形成領域１０１Ｐに形成された部分に拡散させる。続いて、犠牲導電膜１２４及び第１の膜１２２におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を、それぞれ第２の薬液及び第３の薬液を用いて選択的に除去する。第３の膜１２５を形成した後、第３の膜１２５に含まれる第３の金属元素を高誘電体膜１２１中に拡散させる。 （もっと読む）

【課題】 ゲート長方向に対し水平に複数本のトレンチを形成することにより単位面積当たりのゲート幅を増大させる高駆動能力横型ＭＯＳにおいて、素子面積を増加させずに更に駆動能力を向上させる。
【解決手段】 半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜と接触して前記トレンチ両端付近のトレンチ内部に半導体基板表面より深い位置に表面が位置するように埋め込まれたゲート電極膜と、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。 （もっと読む）