【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】磁壁を移動するために必要とする磁壁駆動電流の低減を図る。
【解決手段】面内磁気異方性を有する第１磁性膜１０２が、垂直磁気異方性を有する第２磁性膜１０４と磁気的に結合することにより、垂直磁気異方性を有するようになるので、第１磁性膜１０２の一軸磁気異方性（Ｋ_u）を大きくすることができ、かつ、磁壁幅（λ）の狭小化、磁壁電流駆動に要する閾値電流密度（Ｊ_C）の減少、ひいては、磁壁を移動するために必要とする磁壁駆動電流の低減を図ることが可能となる。 （もっと読む）

【課題】強誘電体膜に接する電極のダメージを抑制した縦型の強誘電体キャパシタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１上に、対をなし、互いに離間して配設された拡散層１６を有するトランジスタ１３と、半導体基板１１面にほぼ平行な底面を有し、半導体基板１１から離れる上方向に先細りの７５〜８６度の傾斜を有する絶縁膜柱状体２５の側面に配設され、拡散層１６のどちらか一方にコンタクトプラグ２１を介して接続された下部電極３１と、同様な傾斜を有し、下部電極３１の絶縁膜柱状体２５とは反対側の面に配設された強誘電体膜３３と、同様な傾斜を有し、強誘電体膜３３の下部電極３１とは反対側の面に配設され、拡散層１６のどちらか他方にコンタクトプラグ２３を介して接続された上部電極３５とを備える。 （もっと読む）

【課題】レイアウト面積が小さな半導体記憶装置を提供する。
【解決手段】このＭＲＡＭでは、選択された１本のディジット線ＤＬに磁化電流を流して８個（または２４８個）のメモリセルＭＣの磁気抵抗素子５を半選択状態にし、８個（または２４８個）のメモリセルＭＣの磁気抵抗素子５の全てにデータ信号ＤＩを並列に書込む。したがって、磁気抵抗素子５の記憶データが誤反転することがないので、ディジット線ＤＬに大きな磁化電流を流すことができ、磁気抵抗素子５およびトランジスタ６に流す電流を小さくすることができる。よって、トランジスタ６のチャネル幅を小さくしてメモリセルＭＣのレイアウト面積を縮小化できる。 （もっと読む）

【課題】ビニリデンフルオライド系オリゴマー材料を用いた積層体の製造方法、その積層体、およびビニリデンフルオライド系オリゴマー膜を提供することを目的とする。
【解決手段】基板表面にビニリデンフルオライド系ポリマーを摩擦転写し、該ビニリデンフルオライド系ポリマー表面にビニリデンフルオライド系オリゴマーを蒸着することによって、ビニリデンフルオライド系オリゴマー膜を前記基板上に積層させる。ビニリデンフルオライド系ポリマーは、ビニリデンフルオライドとトリフルオロエチレンの共重合体（Ｐ（ＶｄＦ／ＴｒＦＥ）共重合体）を用いる。 （もっと読む）

【課題】金属酸化物層の表面のアモルファス層を低減し、金属酸化物層の誘電率を向上させること。
【解決手段】金属酸化物の前駆体層を分解して金属酸化物層を形成する工程と、金属酸化物層にレーザを照射して前記金属酸化物層を結晶化する工程と、結晶化された金属酸化物層に対して、１０〜３００Ｈｚの間隔で、最初のパルスの照射フルエンスを６０〜１００ｍＪ／ｃｍ^２とし、最後のパルスの照射フルエンスを１０ｍＪ／ｃｍ^２以下とし、照射フルエンスの減少速度Ｖが−１５０≦Ｖ［ｍＪ／（ｃｍ^２ｍｉｎ）］＜０となるように、各パルスの照射フルエンスを減少させながらパルスレーザを照射する除冷工程と、を備える金属酸化物層の製造方法。 （もっと読む）

【課題】ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止する。
【解決手段】半導体記憶装置は、ＭＯＳトランジスタ３２０と、メモリ領域３１０の上方に設けられ、不純物拡散層２０３ｂに電気的に接続されたビット線２０７と、強誘電体または高誘電体を含む容量絶縁膜２１３とを有し、ビット線２０７よりも高い位置に設けられたキャパシタ２１５と、キャパシタ２１５の下方を覆う下部水素バリア膜２１０と、キャパシタ２１５の側方及び上方を覆う上部水素バリア膜２１８と、周辺回路領域３００の上方に形成された配線２２１と、ビット線２０７よりも低い位置に形成され、上方から見た場合にメモリ領域３１０から周辺回路領域３００へと延伸し、ビット線２０７と配線２２１とを電気的に接続させる導電層２０３ａとを備える。 （もっと読む）

【課題】データの誤書き込みを防ぎ、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、行列上に配置され、各々が、記憶データの論理値に対応する磁化方向に応じて電気抵抗値が変化する複数の磁気抵抗素子Ｍを含む複数の記憶部ＭＵと、記憶部行に対応して設けられた複数の制御線ＷＷＬＥと、記憶部列に対応して設けられた複数の制御線ＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応する制御線ＷＷＬＥおよび制御線ＷＷＬの間に接続された複数の制御線ＤＷＷＬと、記憶部ＭＵに対応して設けられ、対応の記憶部ＭＵに対応する制御線ＷＷＬＥおよび制御線ＤＷＷＬの間に接続されたダイオードＤと、データ書き込み時、複数の制御線ＤＷＷＬの少なくともいずれかを選択し、選択した制御線ＤＷＷＬを通して書き込み電流を流す書き込み回路１１とを備える。 （もっと読む）

【課題】記憶データに基づいて駆動電圧を負荷に供給するとともに、動作速度の低下およびレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、各々が、記憶データの論理値に対応する電気抵抗値を有する複数の抵抗体記憶素子Ｍと、複数の抵抗体記憶素子Ｍを通してそれぞれ読み出し電流を流す読み出し回路１２と、各抵抗体記憶素子Ｍを通して流れる読み出し電流を加算し、加算した読み出し電流を駆動電圧に変換して負荷に供給する駆動電圧生成回路１１とを備える。 （もっと読む）

ＭｇＯベースの磁気トンネル接合（ＭＴＪ）デバイスは、本質的に、強磁性参照層、ＭｇＯトンネル障壁層、および強磁性自由層を含む。金属Ｍｇの成膜とその後に続く酸化プロセスまたは反応性スパッタリング法により形成される、ＭｇＯトンネル障壁層の微細構造は、僅かながら（００１）面直方向組織を有する非晶質または微結晶質である。本発明では、少なくとも強磁性参照層のみが、または強磁性参照および自由層の両方が、トンネル障壁に隣接する結晶質優先グレイン成長（ＰＧＧＰ）シード層を有する２層構造であることが提案されている。この結晶質ＰＧＧＰシード層は、成膜後アニールの後、ＭｇＯトンネル障壁層の結晶化および優先グレイン成長を誘起する。
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