【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】高品質な配線を有する半導体装置を提供する。
【解決手段】第１の領域１００及び第２の領域２００に設けられた第１の絶縁層１０と、第１の領域に設けられた第１の絶縁層上に形成された第２の絶縁層１１ａと、第２の領域２００に設けられた第１の絶縁層上に形成され、第２の絶縁層と略同一の高さを有する第３の絶縁層１１ｃと、第１の領域に設けられた第１の絶縁層上及び第２の絶縁層の両方の側壁に形成された第１の配線層１３ａと、第２の領域に設けられた第１の絶縁層上、及び第３の絶縁層の上面及び側壁上に形成された第２の配線層１３ｂと、第１の絶縁層、第２の絶縁層、第１の配線層、及び第２の配線層を覆う第４の絶縁層１５と、第１の領域に設けられた第４の絶縁層内に形成され、第１の配線層に接続された第１のコンタクトプラグ１７ａと、第２の領域に設けられた第４の絶縁層内に形成され、第２の配線層に接続された第２のコンタクトプラグ１７ｂと、を備える。 （もっと読む）

【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。 （もっと読む）

【課題】消費電力の低減と干渉の抑制を実現できる半導体装置を提供する。
【解決手段】半導体装置は、直列に多段接続された第１及び第２のチップと制御チップとを備える。第１及び第２のチップのそれぞれの転送制御部は、識別信号が制御チップから供給されると当該識別信号後段のチップへ伝送し、制御チップが供給するクロック信号のｎ番目のパルスに基づいて、識別信号が表す識別情報を第２の記憶領域に書き込み、書き込みが終了するまでクロック信号の後段のチップへの伝送を阻止する。制御チップは、コマンドによって第１及び第２のチップを排他的にアクセスし、第１及び第２のチップのスイッチ制御回路は、コマンド及び識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。 （もっと読む）

【課題】光信号を直接不揮発的に記憶する光不揮発性メモリを提供すること。
【解決手段】第１導電型を有する第１半導体層１２と、前記第１導電型とは異なる第２導電型を有する第２半導体層１６と、前記第１半導体層と前記第２半導体層とに挟まれ、逆バイアスが印加されることにより受光し、順バイアスが印加されることにより発光する活性層１４と、前記活性層の受光する光の強さによって磁化方向が変化する強磁性体層２０と、を具備する光不揮発性メモリ。 （もっと読む）

【課題】生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、複数の電極膜を第１軸に沿って貫通する複数の半導体層と、複数の電極膜と半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、複数の電極膜となる複数の第１膜と複数の第２膜とを交互に積層して、第１積層体を形成する工程と、第１軸に沿い複数の第１膜を支持する支持部を形成する工程と、第１積層体を第１軸に沿って貫通する第１の孔を形成し、第１の孔を介して第２膜を除去し、複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、第２積層体の複数の第１膜を第１軸に沿って貫通する貫通孔を形成する工程と、複数の貫通孔の中に、メモリ膜及び半導体層を埋め込む工程と、を備える。 （もっと読む）

【課題】抵抗変化型記憶素子を用いた半導体装置の耐タンパ性を向上させること。
【解決手段】半導体装置は、１ビットのセルデータを記憶するユニットセル（１０）と、制御回路（１００）とを備える。ユニットセル（１０）は、ｎ個（ｎは２以上の整数）の抵抗変化型記憶素子（３１）を備える。それらｎ個の抵抗変化型記憶素子（３１）のうち少なくとも１つが、セルデータが記録される有効素子（４０）である。セルデータの読み出し時、制御回路（１００）は、少なくとも有効素子（４０）を選択し、有効素子（４０）に記録されているデータをセルデータとして読み出す。 （もっと読む）

【課題】短チャネル効果を抑制させつつ微細化を行い、低消費電力化した半導体装置を提供する。
【解決手段】重畳する第１のトランジスタおよび第２のトランジスタからなる第１のインバータと、重畳する第３のトランジスタおよび第４のトランジスタからなる第２のインバータと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、第１のインバータの出力端子、第２のインバータの入力端子および第１の選択トランジスタのソースおよびドレインの一方が接続され、第２のインバータの出力端子、第１のインバータの入力端子および第２の選択トランジスタのソースおよびドレインの一方が接続されることによって、微細化したＳＲＡＭ回路を形成する。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）