半導体装置
【課題】消費電力の低減と干渉の抑制を実現できる半導体装置を提供する。
【解決手段】半導体装置は、直列に多段接続された第１及び第２のチップと制御チップとを備える。第１及び第２のチップのそれぞれの転送制御部は、識別信号が制御チップから供給されると当該識別信号後段のチップへ伝送し、制御チップが供給するクロック信号のｎ番目のパルスに基づいて、識別信号が表す識別情報を第２の記憶領域に書き込み、書き込みが終了するまでクロック信号の後段のチップへの伝送を阻止する。制御チップは、コマンドによって第１及び第２のチップを排他的にアクセスし、第１及び第２のチップのスイッチ制御回路は、コマンド及び識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。
【解決手段】半導体装置は、直列に多段接続された第１及び第２のチップと制御チップとを備える。第１及び第２のチップのそれぞれの転送制御部は、識別信号が制御チップから供給されると当該識別信号後段のチップへ伝送し、制御チップが供給するクロック信号のｎ番目のパルスに基づいて、識別信号が表す識別情報を第２の記憶領域に書き込み、書き込みが終了するまでクロック信号の後段のチップへの伝送を阻止する。制御チップは、コマンドによって第１及び第２のチップを排他的にアクセスし、第１及び第２のチップのスイッチ制御回路は、コマンド及び識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層された複数の半導体チップが貫通電極を介して相互に接続される半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、積層された複数の半導体チップを有し、これらの半導体チップが各々を貫通する貫通電極を介して相互に接続されるものが存在する。
【０００３】
関連する半導体装置では、各半導体チップに含まれる複数の入出力回路の各々に対してチップの積層数に等しい数の貫通電極（ＴＳＶ：Through Silicon Via）を設け、各入出力回路と対応する複数の貫通電極との間をそれぞれスイッチを介して接続している（例えば、特許文献１参照）。
【０００４】
また、他の関連する半導体装置では、各入出力回路と複数の貫通電極との間に接続されたスイッチを、入力コマンドに応じて排他的に制御するようにしている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１８２３６８号公報（図１）
【特許文献２】特開２０１１−０２９５３５号公報（図８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の半導体チップを有する半導体装置では、それらの半導体チップに互いに異なる識別情報を付与し、この識別情報を利用して半導体チップ毎に異なる動作を行わせることができる。例えば、各半導体チップは、付与された識別情報をＲＯＭに記録し、記録された識別情報に基づいて入出力回路と貫通電極との間に接続されたスイッチの導通・非導通状態を制御する。
【０００７】
しかしながら、特許文献１及び２のいずれにも、各半導体チップに識別情報を割り当てる回路と、コマンドに基づいてスイッチ制御を行う回路とを相互に関連付け、消費電力の低減と干渉の抑制を図ることについて、全く開示も示唆もされていない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、直列に多段接続された第１及び第２のチップと、前記第１及び第２のチップをそれぞれ貫通し、互いに電気的に接続する第１及び第２の貫通電極と、前記第１及び第２の貫通電極を含む第１のデータ線を介して前記第１及び第２のチップとそれぞれデータを通信するとともに、前記第１及び第２のチップへ前記データをアクセスするコマンドを供給する制御チップと、を備える。前記第１及び第２のチップのそれぞれは、前記データを記憶する第１の記憶領域と、転送制御部と、前記転送制御部によって、前記第１及び第２のチップにそれぞれ対応する識別情報を記憶する第２の記憶領域と、第１及び第２のノードを有し、それぞれ対応する前記第１及び第２の貫通電極のノードに前記第１のノードが接続する第１のスイッチ回路と、前記第１のスイッチ回路の第２のノードに接続し、前記第１のスイッチ回路を介して前記制御チップが供給したデータを入力データとして受信し、前記入力データを前記第１の記憶領域に出力する入力回路と、前記第１のスイッチ回路の第２のノードに接続し、前記第１の記憶領域が供給したデータを出力データとして受信し、前記第１のスイッチ回路を介して前記出力データを前記制御チップに出力する出力回路と、前記第１のスイッチ回路の電気的な導通及び非導通を、前記データをアクセスするコマンド及び前記識別情報を元に制御するスイッチ制御回路と、を含む。前記転送制御部は、前記識別信号が前記制御チップから供給されると当該識別信号を前段のチップから後段のチップへ伝送し、前記制御チップが供給するクロック信号のｎ番目のパルスに基づいて、前記識別信号が表す前記識別情報を前記第２の記憶領域に書き込み、当該書き込みが終了するまで前記クロック信号の後段のチップへの伝送を阻止し、前記第２の記憶領域への書き込みが終了した後、前記クロック信号の後段のチップへ伝送を許容する。前記制御チップは、前記コマンドによって前記第１及び第２のチップを排他的にアクセスし、前記第１及び第２のチップのスイッチ制御回路は、前記コマンド及び前記識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。
【発明の効果】
【０００９】
本発明によれば、効率的に設定された識別情報と入力コマンドの両方に基づいて、入出力回路とデータ線との間に接続されたスイッチを制御することができ、それによって消費電力の低減と干渉の抑制を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想の一例に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれる転送制御部の概略構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る半導体装置の断面構成図である。
【図４】図３の半導体装置の概略内部構成を示すブロック図である。
【図５】図４の半導体装置における識別情報の割り当て方法を説明するための図である。
【図６】（ａ）及び（ｂ）は、図４の半導体装置に含まれるＳＤＲＡＭチップの貫通電極部及びその周辺の部分断面図である。
【図７】（ａ）は、図５の半導体装置に含まれる第１スイッチの回路図、（ｂ）はそのパターンレイアウトを示す図である。
【図８】図５の半導体装置に含まれるレジスタの内部構成例を示す回路図である。
【図９】図５の半導体装置に含まれる第２スイッチ及びＲＡＭの内部構成例を示す回路図である。
【図１０】（ａ）図５の半導体装置における識別情報を書き込む際の各部の信号波形図，（ｂ）識別情報を検出する際の各部の信号波形図である。
【図１１】ＣＳ信号を利用した識別情報の割り当て方法を説明するための図である。
【図１２】チップ内ＣＳデコーダの内部構成例を示す図である。
【図１３】複数のＳＤＲＡＭチップにおけるスイッチの制御を説明するための図である。
【図１４】図１３のＳＤＲＡＭチップに含まれる出力回路の構成例を示す図である。
【図１５】データ線の等価回路を示す図である。
【図１６】データバス干渉遮断回路の概略構成を示す図である。
【図１７】図１６のデータバス干渉遮断回路に含まれるデータバス干渉制御回路の内部構成例を示す図である。
【図１８】図１７のデータバス干渉制御回路に含まれるリードレイテンシーカウンター及びバースト長カウンターの構成例を示す図である。
【図１９】図１８のリードレイテンシーカウンター及びバースト長カウンターに使用されるフリップフロップの構成例を示す回路図である。
【図２０】図１８のリードレイテンシーカウンター及びバースト長カウンターの動作を説明するための波形図である。
【図２１】図１７のデータバス干渉制御回路に含まれるライトレイテンシーカウンター及びバースト長カウンターの動作を説明するための波形図である。
【図２２】本発明の第２の実施の形態に係る半導体装置の概略構成を示す図である。
【図２３】図２２の半導体装置に含まれる終端回路の構成例を示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１２】
本発明の技術思想の一例に係る半導体装置は、図１に示すように、直列に多段接続された複数の半導体チップを含む。複数の半導体チップには、一つの制御チップ１１と、複数の被制御チップ１２，１４（ここではＤ０，Ｄ８の２個を示す）とが含まれる。
【００１３】
制御チップ１１は、被制御チップ１２，１４とデータ線を通じてデータの送受信（アクセス）を行う。また、制御チップ１１は、データ送受信を含む各種動作を各被制御チップ１２，１４に行わせるために必要なコマンド、クロック、アドレス信号を供給する。アドレス信号の一部は、被制御チップ１２，１４の各々に固有の識別情報を割り当てる識別信号としても利用される。
【００１４】
複数の被制御チップ１２，１４は、同一の回路構成を有している。被制御チップ１２は、自身のチップを貫通して形成される貫通電極（ＴＳＶ：Though Silicon Via）１２１を有し、貫通電極１２１を介して隣接する他のチップ１１及び１４に電気的に接続されている。被制御チップ１４は、自身のチップを貫通して形成される貫通電極（ＴＳＶ）１２１を有し、貫通電極１２１を介して隣接する他のチップ１２及び不図示のＴＳＶに電気的に接続されている。相互に接続された各被制御チップ１２，１４の貫通電極１２１は、データ線を構成する。なお、各被制御チップ１２，１４には、コマンド、クロック及びアドレス信号に対応する貫通電極もそれぞれ設けられているが、本発明には直接関係が無いのでその図示及び説明を省略する。
【００１５】
各被制御チップ１２，１４は、また、制御チップ１１から送信されるデータを記憶する第１の記憶領域１２２を有している。第１の記憶領域１２２は、入力回路１２３及び出力回路１２４に接続されている。入力回路１２３及び出力回路１２４は、第１のノードがＴＳＶに接続された第１のスイッチ回路１２５の第２のノードに共通接続されている。入力回路１２３は、制御チップ１１からのデータを第１のスイッチ回路１２５を介して入力データとして受信し、第１の記憶領域１２２へ出力する。また、出力回路１２４は、第１の記憶領域１２２から供給されるデータを出力データとして第１のスイッチ回路１２５を介して制御チップ１１へ出力する。
【００１６】
各被制御チップ１２，１４は、さらに、転送制御部１２６と、第２の記憶領域１２７と、第１のスイッチ制御回路１２８とを備える。転送制御部１２６は、前段から供給されるクロックに応じて、同じく前段から供給される識別信号が表す識別情報を第２の記憶領域１２７へ記憶させる。また、転送制御部１２６は、クロックの後段への供給を制御する。具体的には、転送制御部１２６は、前段から供給されるクロックパルスをカウントし、予め設定されたｎ番目（ｎ：自然数）のパルスに基づいて、識別情報を第２の記憶領域１２７に記憶させる。この間、転送制御部１２６は、後段のチップ１２へのクロックパルスの供給を阻止し、第２の記憶領域１２７に識別情報が記憶された後、後段のチップ１２へのクロックの供給を許容する。第１のスイッチ制御回路１２８は、第２の記憶領域１２７に記憶されている識別情報と制御チップ１１から供給されるコマンドとに基づいて、第１のスイッチ回路１２５の電気的な導通・非導通状態を制御する。
【００１７】
制御チップ１１は、複数の被制御チップ１２，１４に対するデータの送受信（アクセス）を、コマンドを用いて排他的に行う。また、複数の被制御チップ１２，１４の第１のスイッチ制御回路１２８は、第２の記憶領域１２７に記憶された識別情報及び入力コマンドにより、第１のスイッチ回路１２５を排他的に制御する。
【００１８】
以上のような構成において、多段接続された複数の被制御チップに対して、前段側から後段側へ一つずつ順番に識別情報が供給される。また、各被制御チップ１２，１４は、識別情報と入力コマンドとに基づいて、排他的に制御チップ１１とデータの送受信が可能になる。
【００１９】
転送制御部１２６は、例えば、図２に示すように構成される。図２の転送制御部１２６は、前段から入力されるクロック信号を後段へ伝送する第２のスイッチ回路２０１（第１の転送部）と、前段から入力される識別信号を後段へ伝送する信号経路部２０２と、信号経路部２０２から識別信号を分岐させ第２の記憶領域１２７へ供給する第３のスイッチ回路２０３（第２の転送部）と、クロック信号に基づいて第２のスイッチ回路２０１及び第３のスイッチ回路２０３を制御する第２のスイッチ制御回路２０４（転送制御部）を有している。
【００２０】
第２のスイッチ制御回路２０４は、第２の記憶領域１２７に識別情報が記憶されるまで、第２のスイッチ回路２０１を非導通（オフ）状態にするとともに第３のスイッチ回路２０３を導通（オン）状態にする。また、第２のスイッチ制御回路２０４は、第２の記憶領域１２７に識別情報が記憶された後、第２のスイッチ回路２０１を導通状態にするとともに第３のスイッチ回路２０３を非導通状態にする。
【００２１】
上記構成によれば、転送制御部１２６は、クロック信号が与えられると、第３のスイッチ回路２０３を介して信号経路部２０２より識別信号を取り込み、識別信号が表す識別情報を第２の記憶領域１２７に記憶させる。転送記憶部１２６は、第２の記憶領域１２７に識別情報が記憶されるまで、第２のスイッチ回路２０１を非導通状態とし、後段の被制御チップ１２へのクロック信号の伝送を阻止する。また、転送制御部１２６は、第２の記憶領域１２７に識別情報を記憶させた後は、第３のスイッチ回路２０３をオフさせ、その後入力される識別信号の取り込みを行わない。これにより、クロック信号が順次後段の被制御チップ１２へ伝送されていくタイミングで、識別情報が個別の識別情報を表すように識別信号を変化させることにより、各被制御チップ１２に個別の識別情報を割り当てることができる。
【００２２】
上記構成によれば、各被制御チップ１２に、識別情報の割当を行う演算回路等を設ける必要がないので、回路規模の縮小を図り、占有面積の減少を実現することができ、更にコストの削減を実現することができる。
【００２３】
また、各被制御チップ１２，１４において、第１のスイッチ回路１２５を、制御チップ１１からのコマンドに応じて制御するようにしたことで、データの読み出し或いは書き込みが行われる期間を除き、入力回路１２３及び出力回路１２４とデータ線（ＴＳＶ）との間の電気的接続が切断されるので、消費電力の削減と干渉の低減とを実現することができる。
【００２４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２５】
図３は、本発明の第１の実施の形態に係る半導体装置３０の断面構成図である。この半導体装置３０は、インタフェースチップ上に複数のコアチップを積層したいわゆるチップオンチップ型と呼ばれる積層型半導体装置である。ここでは、インタフェースチップとして、論理ＬＳＩ（Large Scale Integration）チップ３１を、コアチップとしてＳＤＲＡＭ（Synchronous Dynamic Random Memory）チップ３２を、それぞれ用いた例を示している。ただし、コアチップはＳＤＲＡＭチップ３２に限らず、他の回路を搭載した半導体チップであってよい。また、積層されるコアチップは、必ずしも全てが同一構成、同一サイズのチップでなくともよい。さらに、コアチップの積層数は１６個に限らず任意である。インタフェースチップは、コアチップの構成に応じて適宜変更され得る。更に、インタフェースチップのサイズは、コアチップと同じか、小さくてもよい。
【００２６】
論理ＬＳＩチップ３１は、不図示のインタポーザ等を用いて不図示のモジュール基板等の回路基板に搭載される。論理ＬＳＩチップ３１は、論理ＬＳＩ回路を有し、少なくとも、回路基板に搭載された外部回路とＳＤＲＡＭチップ３２との間のデータの送受信を制御する。
【００２７】
各ＳＤＲＡＭチップ３２は、シリコン（Ｓｉ）基板と、基板の表面側に形成された所定の回路と、基板を貫通して形成された複数のスルーシリコンビア（ＴＳＶ）とを有している。ＴＳＶは、Ｓｉ基板表面の電極及びＳｉ基板裏面の電極を有する。論理ＬＳＩチップ３１とＳＤＲＡＭチップ３２との間、及び積層されたＳＤＲＡＭチップ３２同士の間は、ＴＳＶを含む貫通電極部によって相互に電気的に接続される。すべてのＳＤＲＡＭチップ３２に共通の信号は、貫通電極部により積層方向に沿って真っ直ぐ（図３においてはＹ方向）に形成された信号経路を用いて供給することができる。
【００２８】
図４に、半導体装置３０の内部構成を示す。ここでは、それぞれが１Ｇｂｉｔの記憶容量を有するＳＤＲＡＭチップ３２を、１６個積層した８バンク×２構成の２ＧＢ（Giga byte） ＤＤＲ（Double Data Rate）３ ＳＤＲＡＭシステムを想定している。
【００２９】
論理ＬＳＩ３１は、少なくとも、クロックジェネレーター３１１、論理制御回路３１２、ＤＬＬ（Delay Locked Loop）回路３１３及び入出力回路３１４を有している。
【００３０】
クロックジェネレーター３１１は、チップ選択制御信号（ＣＳ）、クロック信号（ＣＫ，／ＣＫ及びＣＫＥ）及びコマンド信号（／ＲＡＳ，／ＣＡＳ及び／ＷＥ）をＳＤＲＡＭチップ３２へ出力する。また、クロック信号を論理制御回路３１２及びＤＬＬ回路３１３へ出力する。
【００３１】
論理制御回路３１２は、バンクアドレス信号（ＢＡ０〜ＢＡ２）及びアドレス信号（Ａ０〜Ａ１３）をＳＤＲＡＭチップ３２へ出力する。また、論理制御回路３１２は、入出力回路３１４との間でデータの送受信を行う。
【００３２】
入出力回路３１４は、３２ビット×８セット＝２５６ビットのデータ送受信を８個（＝１６／２）のＳＤＲＡＭチップ（Ｄ０〜Ｄ７又はＤ８〜１５）２２との間で行う。ＳＤＲＡＭチップ２２のデータ転送速度が１６００Ｍｂｐｓであれば、１６００Ｍｂｐｓ×３２×８＝４０９．６Ｇｂｉｔ／ｓｅｃ＝５１．５ＧＢ／ｓｅｃのデータ転送を実現することができる。
【００３３】
各ＳＤＲＡＭチップ３２は、所定数の外部接続ピン（ＴＳＶに対応）を有している。具体的には、各ＳＤＲＡＭチップ３２は、ＤＱ（データ）ピン（ＤＱ０００〜ＤＱ０３１，・・・，ＤＱ７００〜ＤＱ７３１）を２５６個、アドレスピン（Ａ０〜Ａ１３）を１４個、バンクアドレスピン（ＢＡ０〜ＢＡ２）を３個、コマンドピン（／ＲＡＳ，／ＣＡＳ，／ＷＥ）を３個、クロックピン等（ＣＳ，ＣＫＥ，ＣＫ，／ＣＫ）を４個、合計２８０個有している。これらのピンは、全チップ共通ピン、チップ選択制御ピン、データピンの３グループに分類することができる。なお、公知のように、ＳＤＲＡＭチップには、上記ピン以外に、それぞれＤＭピン，ＤＱＳピン，ＯＤＴピン及び電源ピンがあるが、本発明には直接関係しないので、ここでは省略している。
【００３４】
互いに積層された１６個のＳＤＲＡＭチップ３２は、貫通電極部を介して積層方向（図４のＸ方向）に沿って直線的な信号経路（データ線又はシステムバスＤＱ）を形成する。これらの信号経路は、実質的に等長且つ最短の信号経路を構成する。
【００３５】
各ＳＤＲＡＭチップ３２は、同一の構成を有しているので、以下ではＳＤＲＡＭチップ（Ｄ０）３２について説明する。
【００３６】
ＳＤＲＡＭチップ（Ｄ０）は、入力回路３２１、コマンドデコーダ３２２、アドレスバッファ３２３、ＤＬＬ回路３２４、パラレル−シリアル変換回路及び入出力回路３２５、Ｘデコーダ３２６、Ｙデコーダ３２７及びＤＲＡＭアレイ３２８を有している。パラレルーシリアル変換回路及び入出力回路３２５に含まれる入力回路及び出力回路が、図１の入力回路１２３及び出力回路１２４にそれぞれ相当する。また、ＤＲＡＭアレイ３２８が図１の第１の記憶領域１２１に相当する。
【００３７】
入力回路３２１は、ＳＤＲＡＭチップ３２を選択的に活性化させるチップ選択制御信号（ＣＳ）に応じた出力信号を出力する。なお、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は同時に活性状態にされ、このとき、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）は同時に非活性状態にされる。逆に、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）は同時に活性状態にされるとき、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は同時に非活性状態にされる。但し、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）のグループに属するＳＤＲＡＭチップとＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）のグループに属するＳＤＲＡＭチップとは交互に積層されており、互いに隣り合うＳＤＲＡＭチップは同時に活性化されない。
【００３８】
コマンドデコーダ３２２は、コマンド信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ）をデコードし、デコードしたコマンドをアドレスバッファ３２３、Ｘデコーダ３２６及びＹデコーダ３２７へ出力する。また、コマンドデコーダ３２２は、各部へクロック信号（ＣＫＥ，ＣＫ，／ＣＫ）を出力する。
【００３９】
アドレスバッファ３２３は、ここでは制御ロジック及びモードレジスタ等を含むものとして表している。アドレスバッファ３２３は、コマンドデコーダ３２２からのコマンド及び論理ＬＳＩチップ３１からのバンクアドレス信号（ＢＡ０〜ＢＡ２）及びアドレス信号（Ａ０〜Ａ１３）に応じて、Ｘデコーダ３２６及びＹデコーダ３２７へロウアドレスＡＸ０〜ＡＸ１３及びカラムアドレスＡＹ０〜ＡＹ９を出力する。
【００４０】
ＤＬＬ回路３２４は、クロック信号のタイミングを調整しタイミング調整されたクロック信号を出力する。
【００４１】
パラレル−シリアル変換回路及び入出力回路３２５は、記憶データに関連する入出力データのパラレルーシリアル変換を行う。また、パラレル−シリアル変換回路及び入出力回路３２５は、ＤＲＡＭアレイ３２８に対するデータの入出力を制御する。パラレル−シリアル変換回路及び入出力回路３２５は、スイッチ回路３２９を介して、２５６本（３２本×８セット）あるＤＱピン（システムバス）の内、一セット（８本）のＤＱピンに接続される。このスイッチ回路３２９が、図１の第１のスイッチ回路１２５に相当する。なお、図４では、転送制御部１２６、第２の記憶領域１２７及び第１のスイッチの図示は省略されているが、第１のスイッチ制御回路１２８は、アドレスバッファ３２３に含まれる制御ロジックに含ませることができる。
【００４２】
Ｘデコーダ３２６及びＹデコーダ３２７は、入力されるロウアドレス及びカラムアドレスに応じたＤＲＡＭアレイ３２８内の複数のワード線及び複数のビット線をそれぞれ選択的に活性化し、ＤＲＡＭアレイ３２８の対応するメモリセルに対してデータの書き込み又は読み出しを行う。
【００４３】
上述したＳＤＲＡＭチップ３２の構成は公知なので、その動作説明を省略する。
【００４４】
上述のように構成された半導体装置３０において、各ＳＤＲＡＭチップ３２を個別識別可能とするために、各ＳＤＲＡＭチップ３２に固有の識別情報（識別番号）を割り当てる。この識別情報の割り当ては、論理ＬＳＩチップ３１に近いＳＤＲＡＭチップ（Ｄ０）３２から後段のＳＤＲＡＭチップ（Ｄ１５）３２に向かって一段ずつ順番に行われる。図５を参照して、この識別情報の割り当てを実現するための構成について説明する。ここでは、ＳＤＲＡＭチップ３２が８段積層されている場合について説明する。
【００４５】
図５を参照すると、論理ＬＳＩチップ３１から、クロック信号ＩＤＣＬＫと、リセット・セット・トリガーバー信号ＲＳＴＢと、識別番号信号ＩＯ＜０＞〜＜２＞が出力されている。クロック信号ＩＤＣＬＫの信号として、図４のクロック信号ＣＫを利用することができる。
【００４６】
８個のＳＤＲＡＭチップ３２への固有の識別情報の割り当てを実現するには、バイナリ形式の３ビットの識別番号（Chip ID）があればよい。それゆえ、３ビットの識別番号の各ビットに対応させて３つの識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞を識別信号として用いる。これらの識別番号信号として、例えば、図４のバンクアドレスＢＡ０〜ＢＡ２を利用することができる。或いは、入出力回路（図４の３１４）からのデータ信号を利用してもよい。この場合、システムバスＤＱを構成する第１〜第８のデータ線（ＤＱ０００−ＤＱ０３１〜ＤＱ７００−ＤＱ７３１）のうちのいずれかのデータ線が信号経路部（図２の２０２）として用いられ、スイッチ回路３２９が第２の転送制御部（図２の第３のスイッチ回路２０３）として用いられる。
【００４７】
クロック信号ＩＤＣＬＫとリセット・セット・トリガーバー信号ＲＳＴＢは、８個のＳＤＲＡＭチップ３２が順次、識別番号信号を取り込むように制御するために用いられる。これらの信号として、図４のコマンド信号のいずれか（例えば、ＲＡＳ／）を利用することができる。
【００４８】
各ＳＤＲＡＭチップ３２は、クロック信号ＩＤＣＬＫを隣接する他のＳＤＲＡＭチップ３２に伝送する信号経路を分断するように設けられた第１のスイッチ５１と、複数の識別番号信号ＩＯをそれぞれ隣接する他のＳＤＲＡＭチップ３２に伝送する複数の信号経路にそれぞれ接続するように対応して設けられた複数（ここでは３個）の第２のスイッチ５２と、複数の第２のスイッチ５２にそれぞれ接続された複数のＲＡＭ（Random Access Memory）５３と、レジスタ５４と、アンド回路５５を有している。複数のＲＡＭ５３は、図１の第２の記憶領域１２７に相当するものであって、図３のＤＲＡＭアレイ３２８（図１の第１の記憶領域１２１）と異なるものであることに注意が必要である。
【００４９】
なお、ＳＤＲＡＭチップ３２の数が２Ｍ個（Ｍ：自然数）のとき、識別番号信号ＩＯの信号経路、第２のスイッチ５２、複数のＲＡＭ５３の数は、それぞれＭ個である。
【００５０】
また、第１のスイッチ５１は、図２の第２のスイッチ回路２０１に相当する。複数の第２のスイッチ５２は、図２の第３のスイッチ回路２０３に相当する。レジスタ５４とアンド回路５５とが、図２の第２のスイッチ制御回路２０４に相当する。
【００５１】
図５において、積層されたＳＤＲＡＭチップ２２間の信号伝送は、ＴＳＶを含む貫通電極部によって形成される積層方向（図５のＸ方向）に直線的な信号経路により実現される。
【００５２】
図６（ａ）及び（ｂ)は、ＴＳＶを含む貫通電極部の構成を示す図である。即ち、図６（ａ）及び（ｂ)は、ＳＤＲＡＭチップ３２の貫通電極部を含む部分断面図である。図６において、ＳＤＲＡＭチップの積層方向はＹ方向である。
【００５３】
図６（ａ）は、ＳＤＲＡＭチップ３２の一面側（図の下面側（裏面バンプ６５側）、前段側）から入力された信号をそのままＳＤＲＡＭチップ３２の他面側（図の上面側（表面バンプ６６側）、後段側）へ伝送する貫通電極部の構成を示している。この貫通電極部は、識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の伝送に用いられる。
【００５４】
また、図６（ｂ）は、ＳＤＲＡＭチップ３２の一面側（図の下面側（裏面バンプ６５側）、前段側）から入力された信号を図示しない内部回路を介して（図の上面側（表面バンプ６６側）、後段側）へ出力する貫通電極部の構成を示している。この貫通電極部は、クロック信号ＩＤＣＬＫの伝送に用いられる。
【００５５】
図６（ａ）に示す貫通電極部は、一面側に回路（内部回路）が形成されたＳｉ基板６１と、Ｓｉ基板６１上に、順に積層形成された第１の配線層６２と第２の配線層６３と、保護層（ポリイミド膜）６４を含む。また、この貫通電極部は、チップの裏面（図の下）側に形成された裏面バンプ（第１の電極）６５と、チップの表面（図の上）側に形成された表面バンプ（第２の電極）６６を有している。
【００５６】
Ｓｉ基板６１には、一方の面から他方の面にまで貫通するＴＳＶ６１１が形成されている。また、ＴＳＶ６１１の周囲には、ＴＳＶトレンチ６１２が形成されている。ＴＳＶトレンチ６１２は、ＴＳＶ６１１とその周囲に形成された内部回路等との間を電気的に分離する。さらに、Ｓｉ基板６１には、ＳＴＩ（Shallow Trench Isolation）６１３や、内部回路の一部を構成する不純物拡散層６１４が形成されている。
【００５７】
第１の配線層６２は複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Ｗ（タングステン）層とＭ１（メタル第１）層の２層を有する例を示している。複数の配線層の数は３以上であってもよい。複数の配線層は、それぞれ一以上の配線６２１，６２２を含む。少なくとも一つの配線層とＳｉ基板６１との間及び異なる配線層に属する配線間は、必要に応じて１又は２以上のビア６２３，６２４により相互に接続される。
【００５８】
第２の配線層６３もまた、第１の配線層６２と同様に複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Ｍ２（メタル第２）層とＭ３（メタル第３）層の２層を有する例を示している。複数の配線層の数は、３以上であってもよい。複数の配線層は、それぞれ一以上の配線６３１，６３２を含み、異なる配線層に属する配線間は、必要に応じて１又は２以上のビア６３３により相互に接続される。
【００５９】
図６（ａ）に示す貫通電極部では、Ｍ１層の配線６２２とＭ２層の配線６３１との間も、１又は２以上のビア６７により相互に接続されている。この構造により、裏面バンプ６５に入力された識別番号信号ＩＯは、ＴＳＶ６１１、配線６２１、ビア６２４、配線６２２、ビア６７、配線６３１、ビア６３３及び配線６３２を介して、表面バンプ６６に伝送される。ＴＳＶ６１１、ビア６２４、ビア６７、ビア６３３及び表面バンプ６６が、断面の視点において実質的に同一ライン上に（一直線に）並ぶように、これらを配置し、配線６２１，６２２，６３１，６３２を形成することにより信号経路を最短にすることができる。図の上方又は下方（Ｓｉ基板６１の表面又は裏面）から見たとき、ビア等がＴＳＶ６１１と重なりを持つならば、そのビア等は実質的に同一ライン上に並んでいるといえる。即ち、本明細書でいう「同一ライン」は、ＴＳＶ６１１の太さに依存するある程度の幅（太さ）を有する概念である。
【００６０】
一方、図６（ｂ）に示す貫通電極部は、図６（ａ）に示す貫通電極部とほとんど同じに構成されているが、Ｍ１層の配線６２２とＭ２層の配線６３１との間にビア６７が形成されていない点で異なっている。これらの配線間は、Ｓｉ基板６１に形成された内部回路（例えば転送トランジスタ又は第１のスイッチ５１（図５））及び第１の配線層６２と第２の配線層６３に含まれる配線及びビアを通じて接続される。即ち、Ｓｉ基板６１に形成された図示しない内部回路の入力ノードと出力ノードを、破線矢印で示すように、第１の配線層６２に含まれるいずれかの配線（第１のノード、例えば配線６２２）と第２の配線層６３に含まれるいずれかの配線（第２のノード、例えば配線６３３）にそれぞれ接続する。これにより第１のノードと第２のノードとの間をＳｉ基板６１に形成された内部回路を介して接続する。
【００６１】
図７（ａ）は、第１のスイッチ５１の回路図である。図７（ｂ）は、そのパターンレイアウトである。第１のスイッチ５１は、図７（ａ）の上図に示されるように、一対の電極（ＣＫ）間にスイッチＳＷが接続されているものとみなすことができる。ここで、スイッチＳＷが、同図の下図に示されるように、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータ（ＮＯＴ回路）と一対のトランジスタスイッチ（ＰＭＯＳ(P-channel Metal Oxide Semiconductor)及びＮＭＯＳ(N-channel Metal Oxide Semiconductor)）で構成されたスイッチ（転送トランジスタ）であるとすると、第１の配線層５２と第２の配線層５３に含まれる配線は、例えば、図７（ｂ）に示すようにＴＳＶ６１１の近傍にレイアウトすることができる。以下、図７（ｂ）に加えて、図６（ｂ）をも参照して説明する。
【００６２】
図７（ｂ）において、電源線ＶＰＥＲＩと接地線ＶＳＳとの間にＣＭＯＳインバータが接続される。ＣＭＯＳインバータを構成するＰＭＯＳ及びＮＭＯＳのゲートに、制御信号Ｑが共通に供給される。また、一対のトランジスタスイッチのうちＮＭＯＳのゲートにも制御信号Ｑが供給される。制御信号Ｑは、Ｓｉ基板６１上に形成された別の内部回路（レジスタ５４（図５））から供給される信号であり、第１の配線層６２に含まれる配線により伝送される。
【００６３】
ＣＭＯＳインバータの出力は、一対のトランジスタスイッチのうちＰＭＯＳのゲートに供給される。ＣＭＯＳインバータの出力もまた第１の配線層６２に含まれる配線により伝送される。
【００６４】
スイッチＳＷへの入力信号Ｉは、裏面バンプ６５に与えられ、ＴＳＶ６１１及び第１の配線層６２に含まれる配線及びビアを介して、トランジスタスイッチの一方のノード（入力ノード）に供給される。ここで、第１の配線層６２に含まれる配線の一部分を、ＴＳＶ６１１と表面バンプ６６とを結ぶ同一ライン上に第１のノードとして形成すると、ＴＳＶ６１１は第１の電極（６５）と第１のノードとを接続する第１の配線を構成する。また、第１の配線層６２は、スイッチＳＷの入力ノードと第１のノードとの間を接続する第２の配線を含む。
【００６５】
スイッチＳＷの出力信号Ｏは、トランジスタスイッチの他方のノード（出力ノード）から、第１の配線層６２に含まれる配線及びビアと第２の配線層６３に含まれ配線とビアを介して表面バンプ６６へ出力される。ここで、第２の配線層６３に含まれる配線の一部分を、ＴＳＶ６１１と表面バンプ６６とを結ぶ同一ライン上に第２のノードとして形成すると、第１の配線層６２及び第２の配線層６３は、スイッチＳＷの出力ノードと第２のノードの間を接続する第３の配線を含むことになる。
【００６６】
以上のようにして、図６（ｂ）の貫通電極部では、ＴＳＶ６１１と表面バンプ６６とを結ぶ同一ライン上に位置する第１の配線層６２の第１のノードと第２の配線層６３の第２のノードとの間が、Ｓｉ基板６１に形成された内部回路（スイッチＳＷ）を介して接続される。
【００６７】
なお、第１のノードは、第１の配線層６２のＷ層に形成されてもよいしＭ１層に形成されてもよい。第１のノードがＭ１層に形成された場合、第１の配線には、Ｗ層とＭ１層との間を接続するビアが含まれる。また、第１の配線層６２のＷ層及びＭ１層を一つとして、第１のノードを定義しても良い。第２のノードは、第２の配線層６３のＭ２層に形成されてもよいしＭ３層に形成されてもよい。第２のノードがＭ２層に形成された場合、ビア６３３を介してＭ２層とＭ３層が接続される。また、第２の配線層６３のＭ２層及びＭ３層を一つとして、第２のノードを定義しても良い。
【００６８】
また、第３の配線は、Ｍ１層に含まれる配線層を含まなくてもよい。即ち、Ｗ層からＭ２層に達するビアを第３の配線に含ませてもよい。他方、Ｍ１層に含まれる配線層（第６の配線）を介して、Ｗ層とＭ２層とが接続されても良い。この場合、第３の配線には、第６の配線とＷ層とを接続するビア、及び第６の配線とＭ２層とを接続するビアが含まれる。更に、第３の配線は、Ｍ１層に含まれる配線層を含まなくてもよく、例えば、Ｗ層とＭ３層とが接続、または、内部回路の一部を構成する不純物拡散層６１４とＭ３層とが接続しても良い。
【００６９】
次に、レジスタ５４の内部構成の一例について図８を参照して説明する。ただし、レジスタ５４の構成は、図８の構成に限られるものではない。
【００７０】
図８に示すように、レジスタ５４は、複数のＮＯＴ回路（インバータ）、複数のＮＡＮＤ回路、及び複数のトランジスタスイッチにより構成することができる。このレジスタ５４は、入力されるクロック信号Ｃの最初のパルス立ち上がりで、入力信号Ｉの論理レベルを保持し、そのパルスの立ち下りで保持した論理レベルを有する出力信号Ｑを出力する。しかしながら、クロック信号Ｃの最初のパルスの立ち上がりで保持した論理レベルをＮパルス後（Ｎ：自然数）の立下りで出力するようにも容易に構成変更できることは当業者であれば容易に理解できる。即ち、シフトレジスタとして構成し、シフト段数をＮ段とすればよい。
【００７１】
次に、第２のスイッチ５２及びＲＡＭ５３の内部構成の一例を、図９を参照して説明する。ただし、第２のスイッチ５２及びＲＡＭ５３の構成は、図９の構成に限られるものではない。
【００７２】
図９に示すように、第２のスイッチ５２は、第１のスイッチ５１と同様に構成することができる（図７（ａ）参照）。また、ＲＡＭ５３は一対のラッチ型のインバータにより構成することができる。図９において、信号Ｑはアンド回路５５の出力信号、信号Ｉは識別番号信号ＩＯ＜０＞〜＜２＞のいずれかである。
【００７３】
再び図５を参照して、半導体装置３０における識別情報の割り当て動作について説明する。
【００７４】
初期状態において、各ＳＤＲＡＭチップ３２のレジスタ５４の出力信号Ｑは２値論理レベルの一方のレベル（ここでは、ロウレベル）であり、第１のスイッチ５１は非導通（オフ）状態である。したがって、論理ＬＳＩチップ３１からのクロック信号ＩＤＣＬＫは、一段目のＳＤＲＡＭチップ（Ｄ０）３２に供給されるけれども、二段目以降のコアチップ（Ｄ１〜Ｄ７）３２には伝送されない。
【００７５】
一段目のＳＤＳＲＡＭチップ（Ｄ０）３２では、クロック信号ＩＤＣＬＫは、クロック信号Ｃ及び入力信号Ｉとしてレジスタ５４に供給される。また、クロック信号ＩＤＣＬＫは、アンド回路５５の一方の入力に供給される。
【００７６】
アンド回路５５の他方の入力には、レジスタ５４の反転出力信号／Ｑが供給されている。前述のように初期状態において、レジスタ５４の出力信号Ｑはロウレベルなので、その反転出力信号／Ｑはハイレベルである。したがって、クロック信号ＩＤＣＬＫがハイレベルになると、アンド回路５５の出力はハイレベルになる。その結果、第２のスイッチ５２は導通（オン）状態になる。このとき、論理ＬＳＩチップ３１からの識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の論理レベルがそれぞれ対応するＲＡＭ（０〜２）５３に保持される。即ち、識別番号信号が表す識別情報（識別番号）がＲＡＭ５３に書き込まれ、ＲＡＭ５３は識別情報を記憶する。
【００７７】
一方、レジスタ５４は、クロック信号Ｃがハイレベルになると入力信号Ｉの論理レベルを保持する。前述のように、クロック信号Ｃと入力信号Ｉは同一の信号（ＩＤＣＬＫ)なので、このときレジスタ５４はハイレベルを保持する。そして、クロック信号Ｃがロウレベルに変化すると、保持した論理レベル、即ちハイレベル、を出力信号Ｑとして出力する。以後、レジスタ５４は、リセットされるまで上記動作を繰り返し、出力信号Ｑとしてハイレベルを出力し続ける。
【００７８】
レジスタ５４の出力信号Ｑがハイレベルに変化したことにより、第１のスイッチ５１は導通状態となる。これにより、クロック信号ＩＤＣＬＫは次段のＳＤＲＡＭチップ（Ｄ１）へ供給される。
【００７９】
一方、レジスタ５４の反転出力信号／Ｑはロウレベルに変化し、アンド回路５５の出力がロウレベルに変化する。その結果、第２のスイッチ５２は非導通状態になり、ＲＡＭ５３の記憶内容は、その後の識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の変化によらず、第２のスイッチ５２が導通時に取り込んだ情報を維持する。
【００８０】
２段目以降のＳＤＲＡＭチップ３２においても、上記と同様にＲＡＭ５３への識別情報の書き込みが行われる。論理ＬＳＩチップ３１は、適切なタイミングで識別番号信号ＩＯの論理レベルを変化させ、各ＳＤＲＡＭチップ３２に書き込まれる識別情報が互いに異なるものとなるようにする。その結果、全てのＳＤＲＡＭチップ３２の複数のＲＡＭ（０〜２）５３には、それぞれ固有の識別情報が格納される。
【００８１】
図１０（ａ）に、各ＳＤＲＡＭチップ３２のＲＡＭ５３に識別情報を書き込む場合（書き込みモード時）の各部の信号波形を示す。
【００８２】
図１０（ａ）から理解されるように、ＳＤＲＡＭチップ（Ｄ０〜Ｄ７）３２の各々は、クロック信号ＩＤＣＬＫに応じて識別情報（Chip ID）をＲＡＭ５３に書き込み、続いて、レジスタ５４の出力信号Ｑをハイレベルに変化させる。こうして、複数のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）５２は、前段チップから後段チップへ一つずつ順番に識別情報が格納されていく。
【００８３】
各ＳＤＲＡＭチップのＲＡＭ５３に書き込まれた識別情報の検出も、上記と同様の方法により行うことができる。図１０（ｂ）に、各ＳＤＲＡＭチップ３２のＲＡＭ５３に書き込まれた識別情報を検出する場合（検出モード時）の各部の信号波形を示す。図１０（ｂ）から理解されるように、複数のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）３２には、それぞれ固有の識別情報が格納されている。
【００８４】
さて、半導体装置３０装置に含まれるＳＤＲＡＭチップ３２の積層数が８個よりも多い場合には、識別番号信号のビット数を増やすとともに、対応する第２のスイッチ５２とＲＡＭ５３の組を増やせばよい。しかしながら、以下のようにしても、ＳＤＲＡＭチップ３２の積層数の増加に対応することができる。
【００８５】
図１１の半導体装置３０−１が、図５の半導体装置３０と異なる点は、各ＳＤＲＡＭチップ３２−１が、チップ選択制御信号ＣＳに対応するＲＡＭ（ＣＳ）１１０１及びスイッチ１１０２を備える点と、図１２に示すチップ内ＣＳデコーダを備えている点である。
【００８６】
図１１の半導体装置３０−１は、チップ選択制御信号ＣＳを識別信号の一つとして利用する。即ち、識別番号信号ＩＯの外に、チップ選択制御信号ＣＳを、識別情報を表す識別信号として利用する。これは、識別番号信号を４ビットにするよりも回路構成を簡易にする。こうして、この半導体装置３０−１では、ＳＤＲＡＭチップ３２−１の積層数が１６個（Ｄ０〜Ｄ１５）であってもＳＤＲＡＭチップ２２−１を個々に識別することができる。
【００８７】
チップ内ＣＳデコーダは、図１２に示すように、入力回路３２１（図４）とコマンドデコーダ３２２（図４）との間に接続された排他的論理和（ＥＸＯＲ）回路１２０１とＮＯＴ回路１２０２とを有している。排他的論理和回路１２０１は、ＲＡＭ１１０１から読み出された信号と入力回路３２１の出力信号が一致したとき、ロウレベルを出力する。ＮＯＴ回路１２０２は、排他的論理和回路１２０１の出力信号の論理レベルを論理反転させる。こうして、ＲＡＭ１１０１から読み出された信号と入力回路３２１の出力信号が一致したとき、コマンドデコーダ３２２には、チップ選択トリガーＣＳＴが入力される。コマンドデコーダ３２２は、チップ選択トリガーＣＳＴの入力の有無を反映させたコマンドをアドレスバッファ３２３（図４参照）に含まれる制御ロジックへ出力する。
【００８８】
制御ロジックは、図１の第１のスイッチ制御回路１２８に相当する回路を含む。また、制御ロジックは、コマンドデコーダ３２２からのコマンドと、チップ内ＤＱデコーダ（後述する）からの出力信号とに基づいて８セットのＤＱピン（システムバス）に接続されたスイッチを制御する。１６パルスのクロック信号と、コマンド選択制御信号ＣＳ及び識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞により、１６個のＳＤＲＡＭチップに互いに異なる個別識別情報が割り当てることができる。
【００８９】
以上のようにして、積層された複数のＳＤＲＡＭチップ３２又は３２−１に対して、互いに異なる識別情報が効率的に付与される。次に、この識別情報を利用したスイッチの制御について説明する。
【００９０】
上述したように、１６個のＳＤＲＡＭチップ３２は、２つのグループ（Ｄ０〜Ｄ７及びＤ８〜Ｄ１５）に分けられ、一方のグループに属するＳＤＲＡＭチップ３２が活性化されたとき、他方のグループに属するＳＤＲＡＭチップ３２は非活性状態とされる。しかしながら、これらのＳＤＲＡＭチップ３２は、データバスを介して相互に接続されているため、活性状態のＳＤＲＡＭチップ３２が送受信するデータ信号には、非活性状態のＳＤＲＡＭチップ３２からの信号反射による波形歪が生じる。
【００９１】
関連する半導体装置では、このような信号反射を防止するために、ＯＤＴ（On Die Termination）と呼ばれる終端抵抗器を出力回路（図１の１２４に相当）に設けている。しかしながら、そのような構成においても、非活性グループに属するＳＤＲＡＭチップ側からの活性グループに属するＳＤＲＡＭチップ側への干渉を十分に抑制することはできない。また、終端抵抗器により消費される電力も無視することはできない。
【００９２】
そこで、本実施の形態では、図４に示したように、ＳＤＲＡＭチップ３２の各々の、パラレル−シリアル変換回路及び入出力回路３２５とＤＱピンとの間にスイッチ回路３２９を設けている。
【００９３】
図１３を参照して、更にスイッチ回路３２９について説明する。
【００９４】
図１３は、ＳＤＲＡＭチップ３２を積層順ではなくグループ単位に並べて示している。つまり、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）（第１のグループ）が連続して並び、その右側に、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）（第２のグループ）が連続して並んでいる。第１のグループと第２のグループとは選択的に活性化され、図１３では、第１のグループが活性化され、第２のグループが非活性とされた状態を示している。
【００９５】
第１のグループに属するＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は、それぞれ第２のグループに属するＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）の一つと対をなす。例えば、ＳＤＲＡＭチップ（Ｄ０）（第１のチップ）とＳＤＲＡＭチップ（Ｄ８）（第２のチップ）は対を成す。また、ＳＤＲＡＭチップ（Ｄ１）（第３のチップ）とＳＤＲＡＭチップ（Ｄ９）（第４のチップ）は対を成す。
【００９６】
各ＳＤＲＡＭチップ３２におけるスイッチ回路３２９は、複数のＤＱピンの各々に対応し、かつＤＱピンセット毎に制御される複数のスイッチを含む。スイッチは、例えば、ＦＥＴトランジスタを用いた相補トランジスタスイッチとして構成することができる。図１３では、複数のスイッチが、各ＤＱピンセット毎に対応するスイッチ回路（ＯＮ又はＯＦＦで示す）として示している。換言すると、各ＳＤＲＡＭチップ３２は、第１〜第８のＤＱピンセットにそれぞれ接続されるスイッチ回路を有している。以下では、第１のＤＱピンセット（第１のデータ線：ＤＱ０００〜ＤＱ０３１）に接続されるスイッチを第１のスイッチ回路、第２のＤＱピンセット（第２のデータ線：ＤＱ１００〜１３１）接続されるスイッチを第２のスイッチ回路と呼ぶことがある。
【００９７】
第１のスイッチ回路は、第１のノード及び第２のノードを有する。第１のノードは、第１のＤＱピンセットに接続されて第１のデータ線を構成する貫通電極（ＴＳＶ）のノードに接続され、第２のノードは入力回路（ＩＮ）及び出力回路（ＯＵＴ）に接続される。また、第２のスイッチ回路は、第３のノード及び第４のノードを有する。第３のノードは、第２のＤＱピンセットに接続されて第２のデータ線を構成する貫通電極（ＴＳＶ）のノードに接続され、第４のノードは入力回路（ＩＮ）及び出力回路（ＯＵＴ）に接続される。なお、入力回路（ＩＮ）は、一般的なカランとミラー型の入力回路とすることができる。また、出力回路（ＯＵＴ）は、例えば、図１４のように構成することができる。図１４の出力回路は、制御信号ＴＯＵＴが活性化された状態で、極性の互いに異なる出力信号ＯＵＴＰ及びＯＵＴＮに応じてデータを出力する。
【００９８】
ＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）にそれぞれ含まれ、第１のＤＱチップセットに接続されて第１のデータ線を構成する貫通電極をそれぞれＴＳＶ１及びＴＳＶ２と呼ぶことがある。また、ＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）に含まれ、第２のＤＱチップセットに接続されて第２のデータ線を構成する貫通電極をそれぞれＴＳＶ３及びＴＳＶ４と呼ぶことがある。さらに、ＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）にそれぞれ含まれ、第１のＤＱチップセットに接続されて第１のデータ線を構成する貫通電極をそれぞれＴＳＶ５及びＴＳＶ６と呼ぶことがある。加えて、ＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）に含まれ、第２のデータ線を構成する貫通電極をそれぞれＴＳＶ７及びＴＳＶ８と呼ぶことがある。
【００９９】
第１及び第２のチップであるＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）の第１のスイッチ回路の第１のノードは、それぞれＴＳＶ１及びＴＳＶ２のノードに接続される。ＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）の第２のスイッチ回路の第１のノードは、それぞれＴＳＶ３及びＴＳＶ３のノードに接続される。第３及び第４のチップであるＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）の第１のスイッチ回路の第１のノードは、それぞれＴＳＶ５及びＴＳＶ６のノードに接続される。ＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）の第２のスイッチ回路の第１のノードは、それぞれＴＳＶ７及びＴＳＶ８のノードに接続される。
【０１００】
各ＳＤＲＡＭチップ３２は、８セットのＤＱピンセットのうちの一つを使用する。つまり、第１のグループに属するＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は、それぞれ、第１〜第８のＤＱピンセットのいずれか一つを使用する。例えば、第１のチップであるＳＤＲＡＭチップ（Ｄ０）は、第１のＤＱピンセット（ＤＱ０００〜０３１）を、第３のチップであるＳＤＲＡＭチップ（Ｄ１）は、第２のＤＱピンセット（ＤＱ１００〜１３１）を使用する。同様に、第２のグループに属するＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）も、それぞれ第１〜第８のＤＱピンセットの一つをそれぞれ使用する。例えば、第２のチップであるＳＤＲＡＭチップ（Ｄ８）は、第１のＤＱピンセット（ＤＱ０００〜０３１）を、第４のチップであるＳＤＲＡＭチップ（Ｄ９）は、第２のＤＱピンセット（ＤＱ１００〜１３１）を使用する。
【０１０１】
このように、互いに対を成すＳＤＲＡＭチップ３２は、同一のＤＱピンセットを使用する。互いに対を成すＳＤＲＡＭチップ３２が、同一のＤＱピンセットを同時に使用しないように、排他制御が行われる。例えば、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路が、図１３に示すように導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路は非導通状態（ＯＦＦ）に制御される。逆に、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路が導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路は非導通状態（ＯＦＦ）に制御される。同様に、ＳＤＲＡＭチップ（Ｄ１）の第２のスイッチ回路が、図１３に示すように導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ９）の第２のスイッチ回路は非導通状態（ＯＦＦ）に制御される。また、ＳＤＲＡＭチップ（Ｄ９）の第２のスイッチ回路が導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ１）の第２のスイッチ回路は非導通状態（ＯＦＦ）に制御される。このように、スイッチ回路の制御は、ＳＤＲＡＭチップのグループ単位で行われる。図１３では、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）の各々が、第１〜第８のＤＱピンセットの対応するいずれかのセットに電気的に接続され、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）が第１〜第８のＤＱピンセットから電気的に分離された状態を示している。
【０１０２】
ここで、対を成すＳＤＲＡＭチップ（Ｄ０）とＳＤＲＡＭチップ（Ｄ８）について説明する。
【０１０３】
制御チップからのＳＤＲＡＭチップ（Ｄ０）又はＳＤＲＡＭチップ（Ｄ８）に対するデータのアクセスがない場合、即ち、スタンバイ状態のとき、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路及びＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路は、共に非導通に制御される。このとき、ＳＤＲＡＭチップ（Ｄ０）及びＳＤＲＡＭチップ（Ｄ８）の第２のスイッチ回路を含む残りのスイッチ回路もまた、非導通に制御される。
【０１０４】
また、制御チップがＳＤＲＡＭチップ（Ｄ０）にアクセスする場合、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路は、非導通から導通に制御され、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路は非導通に維持される。このとき、ＳＤＲＡＭチップ（Ｄ０）及びＳＤＲＡＭチップ（Ｄ８）の第２のスイッチ回路を含む残りのスイッチ回路もまた、非導通に維持される。このような制御は、リードコマンド若しくはライトコマンドを基準として所定のレイテンシ後に行われる。
【０１０５】
逆に、制御チップがＳＤＲＡＭチップ（Ｄ８）にアクセスする場合、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路が、非導通から導通に制御され、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路が非導通に維持される。ＳＤＲＡＭチップ（Ｄ０）及びＳＤＲＡＭチップ（Ｄ８）の第２のスイッチ回路を含む残りのスイッチ回路もまた、非導通に維持される。
【０１０６】
ＳＤＲＡＭチップ（Ｄ０）又は（Ｄ８）に対する読み出し又は書き込みの対象となるデータは、時系列の複数のデータをセットする複数のビットからなる。このデータの読み出し又は書き込みが終了した後に、導通していたスイッチ回路は非導通に制御される。
【０１０７】
ＳＤＲＡＭチップ（Ｄ０）又は（Ｄ８）に対する読み出し又は書き込みに先立って、制御チップからアクティブコマンドが出力される。各ＳＤＲＡＭチップ３２では、入力されるアクティブコマンドに応じて、ＤＲＡＭ回路１３０１に含まれるスイッチ制御回路が、ＤＲＡＭアレイ（図４の３２８）を活性化する。
【０１０８】
なお、スイッチ制御回路は、制御チップからのコマンド及びＲＡＭ５３（及び１１０１）に格納された識別情報とに基づいて、スイッチ回路３２９を制御する。ＲＡＭ５３（及び１１０１）に含まれる識別情報は、導通／非導通を制御の対象となるスイッチを特定するために利用され、コマンドは、制御タイミングを特定するために利用される。
【０１０９】
なお、図１３では、スイッチ制御回路からの制御線１３０２は、スペースの関係上、ＳＤＲＡＭチップＤ０及びＤ８について示されている。
【０１１０】
次に、一つのシステムデータバスに着目して、スイッチ回路３２９の制御について詳細に説明する。
【０１１１】
図１５は、図１３に示すシステムデータバスのうち第７グループ（ＤＱ７００〜７３１、以下ＤＱ７Ｇ）に含まれる一つのデータ線に関する等価回路を示したものである。
【０１１２】
図１５において、各ＳＤＲＡＭチップは、Ｓｉ内回路１５０１とチップ内回路１５０２とを含んでいる。Ｓｉ内回路１５０１は、ＴＳＶの寄生素子による回路（Ｃ１Ｒ１回路）を含む。このＣ１Ｒ１回路は、寄生抵抗Ｒ１及び寄生容量Ｃ１を含む。また、チップ内回路１５０２は、出力回路の等価回路（Ｌ１Ｒ２Ｃ２回路）１５０３と、スイッチ１５０４（ＳＷ又はＯＦＦ）と、スイッチ１５０４を制御するデータバス干渉遮断回路１５０５とを含む。出力回路１５０３は、左向き三角形で示されるメモリリード時のドライバＭＯＳトランジスタと、配線等によるインダクタンスＬ１，抵抗Ｒ２及び容量Ｃ２を含む。データバス干渉遮断回路１５０５は、図１３のＤＲＡＭ回路１３０１に含まれ、図１の第２の記憶領域１２７及び第１のスイッチ回路１２８に相当する回路を含む。図１５では、データバス干渉遮断回路１５０５は、ＳＤＲＡＭチップ（Ｄ１５）ついて示されているが、他のＳＤＲＡＭチップにもそれぞれ設けられている。
【０１１３】
また、図１５の下方には、論理ＬＳＩの出力回路（図４の３１４の一部）及び配線等による寄生素子Ｌ２，Ｒ３及びＣ３を含む回路１５０６が示されている。
【０１１４】
図１５は、システムデータバスのうち第７グループのデータ線に着目したものであるため、ＳＤＲＡＭチップＤ７及びＤ１５以外のＳＤＲＡＭチップのスイッチ１５０４は全て非導通（ＯＦＦ）に制御されている。これにより、ＳＤＲＡＭチップＤ７及びＤ１５以外のＳＤＲＡＭチップは、データ線から電気的に分離される。また、ＳＤＲＡＭチップＤ７及びＤ１５の一方が論理ＬＳＩとデータ通信しているとき、他方のＳＤＲＡＭチップもまたそのスイッチをＯＦＦすることによりデータ線から分離される。これにより、ＳＤＲＡＭチップＤ７及びＤ１５の一方が論理ＬＳＩと選択的にデータ通信を行っているとき、他の非選択チップ内のインダクタンス成分（Ｌ）に起因する信号反射（電位反射）は生じない。また、非選択のチップ内の容量成分（Ｃ）に起因する電流も流れない。さらに、ＯＤＴによる電力消費も生じない。
【０１１５】
次に、図１６乃至図１９を参照してデータバス干渉遮断回路１５０５について説明する。
【０１１６】
図１６に示すように、データバス干渉遮断回路１５０５は、データバス干渉制御回路１６０１と、チップ内ＤＱデコーダー（ＣＳ−ＤＱデコーダー）１６０２とを有している。
【０１１７】
データバス干渉制御回路１６０１については、図１７乃至図１９を参照して、後に説明する。
【０１１８】
チップ内ＤＱデコーダ１６０２は、３個のＲＡＭ５３（図５）と、これらＲＡＭ５３の出力をデコードする８ビットデコーダ１６０３と、各ビットに対応する（３個のみ示す）ＡＮＤ回路１６０４とを有している。
【０１１９】
前述のようにＲＡＭ５３には各ＳＤＲＡＭチップに固有の識別情報が格納されている。８ビットデコーダ１６０３は、ＲＡＭ５３に格納された識別情報をデコードしてデコード信号を出力する。したがって、デコード信号は、８つのシステムバスグループのうちの一つのグループを選択する信号、即ち、８セットのスイッチ１５０４のうちのいずれか一つを選択する信号となる。デコード信号は、ビット毎に対応するＡＮＤ回路１６０４の一方の入力端子に供給される。
【０１２０】
一方、データバス干渉制御回路１６０１は、スイッチ１５０４を導通させるタイミング及び期間を規定するタイミング信号ＲＬＷＬＴを出力する。タイミング信号は、８分岐され、それぞれスイッチ１５０４の他方の入力端子に供給される。
【０１２１】
上記構成により、ＡＮＤ回路１５０４は、データバス干渉制御回路１６０１からのタイミング信号ＲＬＷＬＴにより規定されるタイミングで、ＲＡＭ５３に記憶された識別情報により指定されるスイッチが選択的に導通させる。
【０１２２】
データバス干渉制御回路１６０１は、図１７に示すように構成される。
【０１２３】
即ち、データバス干渉制御回路１６０１は、リードレイテンシーカウンター１７０１と、ライトレイテンシーカウンター１７０２と、一対のバースト長カウンター１７０３，１７０４と、一対の論理回路部１７０５，１７０６と、ＯＲ回路１７０７を有している。
【０１２４】
リードレイテンシーカウンター１７０１は、図１８に示すように複数のスイッチ１８０１と複数のフリップフロップ（ＦＦ）１８０２とで構成されている。また、バースト長カウンター１７０３は、同図に示すように多段接続された複数のフリップフロップ１８０３で構成されている。ライトレイテンシーカウンター１７０２は、リードレイテンシーカウンター１７０１と同様に、バースト長カウンター１７０４は、バースト長カウンター１７０３と同様に構成される。
【０１２５】
リードレイテンシーカウンター１７０１及びライトレイテンシーカウンター１７０２に用いられるフリップフロップ１８０２，１８０３は、図１９に示すように構成することができる。
【０１２６】
図２０に、図１８のリードレイテンシーカウンター１７０１及びバースト長カウンター１７０３の各部における信号波形を示す。また、図２１に、ライトレイテンシーカウンター１７０２及びバースト長カウンター１７０４の各部における信号波形を示す。
【０１２７】
図２０に示すように、リードレイテンシＲＬ＝５の場合、リードコマンドＲＥＡＤが入力されてから、４クロック目で信号Ｔ４にパルスが生じる。これに応じて論理回路部１７０５の出力はハイレベルに変化する。また、信号Ｔ４にパルスが生じてからバースト長＋１クロック目で、信号Ｔ１０にパルスが生じる。これに応じて、論理回路部１７０５の出力はロウレベルに変化する。
【０１２８】
ライトレイテンシーカウンター１７０２及びバースト長カウンター１７０４についても、ライドコマンドＷＲＩＴＥに応じて、上記と同様に動作する。
【０１２９】
以上のようにして、論理回路部１７０５，１７０６から出力された信号ＲＬＴ及び信号ＷＬＴは、ＯＲ回路１７０７を介してＣＳ−ＤＱデコーダー１６０２へ供給され、上述したようにスイッチ１５０４の導通制御に利用される。
【０１３０】
本実施の形態に係る半導体装置では、上述したように、効率的に設定された識別信号に基づいてスイッチを制御することにより、消費電力の削減と、選択チップと論理ＬＳＩチップ間で送受される信号に対する非選択のチップからの干渉の低減とを実現することができる。
【０１３１】
次に、本発明の第２の実施の形態について図２２及び２３を参照して説明する。
【０１３２】
本実施の形態に係る半導体装置は、システムバスのインダクタンス成分に起因する干渉を抑えるため、図２２に示すように、論理ＬＳＩチップ及びＳＤＲＡＭチップに終端回路ＲＴＴを備えている。終端回路ＲＴＴは、論理ＬＳＩチップ及びＳＤＲＡＭチップの両方に設けてもよいし、いずれか一方に設けてもよい。また、終端回路ＲＴＴは、出力回路（ＯＵＴ）の内部に設けられてもよい。
【０１３３】
終端回路ＲＴＴは、公知のＯＤＴと同様に構成することができる。例えば、終端回路ＲＴＴは、図２３に示すように構成できる。図２３の終端回路ＲＴＴは、出力回路（ＯＵＴ）と貫通電極（ＴＳＶ、図２２ではＰＡＤ）との間に接続されるように構成されており、プルアップ側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｕ及びＲＴＴ＿ＷＲ＿Ｐｕと、プルダウン側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｄ及びＲＴＴ＿ＷＲ＿Ｐｕと、これら抵抗素子と貫通電極との間に接続されるスイッチ２３０１〜２３０４とを含んでいる。プルアップ側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｕ及びＲＴＴ＿ＷＲ＿Ｐｕと、プルダウン側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｄ及びＲＴＴ＿ＷＲ＿Ｐｕは、公知のＯＤＴと同様に、その抵抗値は、予め用意された複数の抵抗値から選択できるようにしてもよい。その選択は、モードレジスタに予め用意した設定ビットを変更することで行えるようにすることができる。
【０１３４】
終端回路ＲＴＴは、スイッチ回路３２９を制御するスイッチ制御回路によって制御される。即ち、データバス干渉制御回路１６０１（図１７）で生成された信号ＷＬＴ及びＲＬＴにより制御される。信号ＲＬＴがハイレベルのとき、スイッチ２３０１，２３０２が導通状態となり、プルアップ側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｕ及びプルダウン側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｄが貫通電極に電気的に接続される。また、信号ＷＬＴがハイレベルのとき、スイッチ２３０３，２３０４が導通状態となり、プルアップ側抵抗素子ＲＴＴ＿ＷＲ＿Ｐｕ及びプルダウン側抵抗素子ＲＴＴ＿ＷＲ＿Ｐｄが貫通電極に電気的に接続される。こうして、各ＳＤＲＡＭチップでは、いずれかのスイッチ回路が導通状態にあるとき、終端回路が活性化され、システムバスのインダクタ成分による信号への干渉を抑制することができる。
【０１３５】
論理ＬＳＩチップに設けられた終端回路ＲＴＴは、コマンドを供給する論理スイッチ制御回路（図４では、クロックジェネレータに含まれる）によって制御される。この終端回路ＲＴＴは、論理ＬＳＩチップがいずれかのＳＤＲＡＭチップに対してアクセスしている間活性化される。
【０１３６】
本実施の形態よれば、第１の実施の形態の効果に加え、システムデータバスの寄生インダクタンス成分による伝送信号への干渉を低減又は除去することができる。
【０１３７】
なお、終端回路ＴＲＲは、必要最小限の期間だけ活性化されるので、消費電力の増加は最小下に抑えられる。
【０１３８】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限られることなく、本発明の主旨から逸脱することなく、種々の変形、変更が可能である。
【０１３９】
本発明の半導体装置の技術思想は、様々な機能チップを有する半導体装置に適用できる。更に、図面で開示した各回路の形式、ＴＳＶの構造は実施の形態により開示した形式に限られない。
【０１４０】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＰＯＰ（パッケージオンパッケージ）が挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１４１】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが利用できる。更に、装置内の一部にバイポーラトランジスタを有してもよい。
【０１４２】
さらに、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１の導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１４３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。即ち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１４４】
１１ 制御チップ
１２，１４ 被制御チップ
１２１ ＴＳＶ（貫通電極）
１２２ 第１の記憶領域
１２３ 入力回路
１２４ 出力回路
１２５ 第１のスイッチ回路
１２６ 転送制御部
１２７ 第２の記憶領域
１２８ 第１のスイッチ制御回路
２０１ 第２のスイッチ回路
２０２ 信号経路部
２０３ 第３のスイッチ回路
２０４ 第２のスイッチ制御回路
３０，３０−１ 半導体装置
３１ 論理ＬＳＩチップ
３２，３２−１ ＳＤＲＡＭチップ
３１１ クロックジェネレーター
３１２ 論理制御回路
３１３ ＤＬＬ回路
３１４ 入出力回路
３２１ 入力回路
３２２ コマンドデコーダ
３２３ アドレスバッファ
３２４ ＤＬＬ回路
３２５ パラレル−シリアル変換回路及び入出力回路
３２６ Ｘデコーダ
３２７ Ｙデコーダ
３２８ ＤＲＡＭアレイ
３２９ スイッチ回路
５１ 第１のスイッチ
５２ 第２のスイッチ
５３ ＲＡＭ
５４ レジスタ
５５ アンド回路
６１ Ｓｉ基板
６２ 第１の配線層
６３ 第２の配線層
６４ 保護層
６５ 裏面バンプ
６６ 表面バンプ
６７ ビア
６１１ ＴＳＶ
６１２ ＴＳＶトレンチ
６１３ ＳＴＩ
６１４ 不純物拡散層
６２１，６２２ 配線
６２３，６２４ ビア
６３１，６３２ 配線
６３３ ビア
１１０１ ＲＡＭ
１１０２ スイッチ
１２０１ 排他的論理和回路
１２０２ ＮＯＴ回路
１５０１ Ｓｉ内回路
１５０２ チップ内回路
１５０３ 出力回路の等価回路
１５０４ スイッチ
１５０５ データバス干渉遮断回路
１６０１ データバス干渉制御回路
１６０２ チップ内ＤＱデコーダ
１６０３ ８ビットデコーダ
１６０４ ＡＮＤ回路
１７０１ リードレイテンシーカウンター
１７０２ ライトレイテンシーカウンター
１７０３，１７０４ バースト長カウンター
１７０５，１７０６ 論理回路部
１７０７ ＯＲ回路
１８０１ スイッチ
１８０２，１８０３ フリップフロップ（ＦＦ）
２３０１〜２３０４ スイッチ
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層された複数の半導体チップが貫通電極を介して相互に接続される半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、積層された複数の半導体チップを有し、これらの半導体チップが各々を貫通する貫通電極を介して相互に接続されるものが存在する。
【０００３】
関連する半導体装置では、各半導体チップに含まれる複数の入出力回路の各々に対してチップの積層数に等しい数の貫通電極（ＴＳＶ：Through Silicon Via）を設け、各入出力回路と対応する複数の貫通電極との間をそれぞれスイッチを介して接続している（例えば、特許文献１参照）。
【０００４】
また、他の関連する半導体装置では、各入出力回路と複数の貫通電極との間に接続されたスイッチを、入力コマンドに応じて排他的に制御するようにしている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１８２３６８号公報（図１）
【特許文献２】特開２０１１−０２９５３５号公報（図８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の半導体チップを有する半導体装置では、それらの半導体チップに互いに異なる識別情報を付与し、この識別情報を利用して半導体チップ毎に異なる動作を行わせることができる。例えば、各半導体チップは、付与された識別情報をＲＯＭに記録し、記録された識別情報に基づいて入出力回路と貫通電極との間に接続されたスイッチの導通・非導通状態を制御する。
【０００７】
しかしながら、特許文献１及び２のいずれにも、各半導体チップに識別情報を割り当てる回路と、コマンドに基づいてスイッチ制御を行う回路とを相互に関連付け、消費電力の低減と干渉の抑制を図ることについて、全く開示も示唆もされていない。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、直列に多段接続された第１及び第２のチップと、前記第１及び第２のチップをそれぞれ貫通し、互いに電気的に接続する第１及び第２の貫通電極と、前記第１及び第２の貫通電極を含む第１のデータ線を介して前記第１及び第２のチップとそれぞれデータを通信するとともに、前記第１及び第２のチップへ前記データをアクセスするコマンドを供給する制御チップと、を備える。前記第１及び第２のチップのそれぞれは、前記データを記憶する第１の記憶領域と、転送制御部と、前記転送制御部によって、前記第１及び第２のチップにそれぞれ対応する識別情報を記憶する第２の記憶領域と、第１及び第２のノードを有し、それぞれ対応する前記第１及び第２の貫通電極のノードに前記第１のノードが接続する第１のスイッチ回路と、前記第１のスイッチ回路の第２のノードに接続し、前記第１のスイッチ回路を介して前記制御チップが供給したデータを入力データとして受信し、前記入力データを前記第１の記憶領域に出力する入力回路と、前記第１のスイッチ回路の第２のノードに接続し、前記第１の記憶領域が供給したデータを出力データとして受信し、前記第１のスイッチ回路を介して前記出力データを前記制御チップに出力する出力回路と、前記第１のスイッチ回路の電気的な導通及び非導通を、前記データをアクセスするコマンド及び前記識別情報を元に制御するスイッチ制御回路と、を含む。前記転送制御部は、前記識別信号が前記制御チップから供給されると当該識別信号を前段のチップから後段のチップへ伝送し、前記制御チップが供給するクロック信号のｎ番目のパルスに基づいて、前記識別信号が表す前記識別情報を前記第２の記憶領域に書き込み、当該書き込みが終了するまで前記クロック信号の後段のチップへの伝送を阻止し、前記第２の記憶領域への書き込みが終了した後、前記クロック信号の後段のチップへ伝送を許容する。前記制御チップは、前記コマンドによって前記第１及び第２のチップを排他的にアクセスし、前記第１及び第２のチップのスイッチ制御回路は、前記コマンド及び前記識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。
【発明の効果】
【０００９】
本発明によれば、効率的に設定された識別情報と入力コマンドの両方に基づいて、入出力回路とデータ線との間に接続されたスイッチを制御することができ、それによって消費電力の低減と干渉の抑制を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想の一例に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれる転送制御部の概略構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る半導体装置の断面構成図である。
【図４】図３の半導体装置の概略内部構成を示すブロック図である。
【図５】図４の半導体装置における識別情報の割り当て方法を説明するための図である。
【図６】（ａ）及び（ｂ）は、図４の半導体装置に含まれるＳＤＲＡＭチップの貫通電極部及びその周辺の部分断面図である。
【図７】（ａ）は、図５の半導体装置に含まれる第１スイッチの回路図、（ｂ）はそのパターンレイアウトを示す図である。
【図８】図５の半導体装置に含まれるレジスタの内部構成例を示す回路図である。
【図９】図５の半導体装置に含まれる第２スイッチ及びＲＡＭの内部構成例を示す回路図である。
【図１０】（ａ）図５の半導体装置における識別情報を書き込む際の各部の信号波形図，（ｂ）識別情報を検出する際の各部の信号波形図である。
【図１１】ＣＳ信号を利用した識別情報の割り当て方法を説明するための図である。
【図１２】チップ内ＣＳデコーダの内部構成例を示す図である。
【図１３】複数のＳＤＲＡＭチップにおけるスイッチの制御を説明するための図である。
【図１４】図１３のＳＤＲＡＭチップに含まれる出力回路の構成例を示す図である。
【図１５】データ線の等価回路を示す図である。
【図１６】データバス干渉遮断回路の概略構成を示す図である。
【図１７】図１６のデータバス干渉遮断回路に含まれるデータバス干渉制御回路の内部構成例を示す図である。
【図１８】図１７のデータバス干渉制御回路に含まれるリードレイテンシーカウンター及びバースト長カウンターの構成例を示す図である。
【図１９】図１８のリードレイテンシーカウンター及びバースト長カウンターに使用されるフリップフロップの構成例を示す回路図である。
【図２０】図１８のリードレイテンシーカウンター及びバースト長カウンターの動作を説明するための波形図である。
【図２１】図１７のデータバス干渉制御回路に含まれるライトレイテンシーカウンター及びバースト長カウンターの動作を説明するための波形図である。
【図２２】本発明の第２の実施の形態に係る半導体装置の概略構成を示す図である。
【図２３】図２２の半導体装置に含まれる終端回路の構成例を示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１２】
本発明の技術思想の一例に係る半導体装置は、図１に示すように、直列に多段接続された複数の半導体チップを含む。複数の半導体チップには、一つの制御チップ１１と、複数の被制御チップ１２，１４（ここではＤ０，Ｄ８の２個を示す）とが含まれる。
【００１３】
制御チップ１１は、被制御チップ１２，１４とデータ線を通じてデータの送受信（アクセス）を行う。また、制御チップ１１は、データ送受信を含む各種動作を各被制御チップ１２，１４に行わせるために必要なコマンド、クロック、アドレス信号を供給する。アドレス信号の一部は、被制御チップ１２，１４の各々に固有の識別情報を割り当てる識別信号としても利用される。
【００１４】
複数の被制御チップ１２，１４は、同一の回路構成を有している。被制御チップ１２は、自身のチップを貫通して形成される貫通電極（ＴＳＶ：Though Silicon Via）１２１を有し、貫通電極１２１を介して隣接する他のチップ１１及び１４に電気的に接続されている。被制御チップ１４は、自身のチップを貫通して形成される貫通電極（ＴＳＶ）１２１を有し、貫通電極１２１を介して隣接する他のチップ１２及び不図示のＴＳＶに電気的に接続されている。相互に接続された各被制御チップ１２，１４の貫通電極１２１は、データ線を構成する。なお、各被制御チップ１２，１４には、コマンド、クロック及びアドレス信号に対応する貫通電極もそれぞれ設けられているが、本発明には直接関係が無いのでその図示及び説明を省略する。
【００１５】
各被制御チップ１２，１４は、また、制御チップ１１から送信されるデータを記憶する第１の記憶領域１２２を有している。第１の記憶領域１２２は、入力回路１２３及び出力回路１２４に接続されている。入力回路１２３及び出力回路１２４は、第１のノードがＴＳＶに接続された第１のスイッチ回路１２５の第２のノードに共通接続されている。入力回路１２３は、制御チップ１１からのデータを第１のスイッチ回路１２５を介して入力データとして受信し、第１の記憶領域１２２へ出力する。また、出力回路１２４は、第１の記憶領域１２２から供給されるデータを出力データとして第１のスイッチ回路１２５を介して制御チップ１１へ出力する。
【００１６】
各被制御チップ１２，１４は、さらに、転送制御部１２６と、第２の記憶領域１２７と、第１のスイッチ制御回路１２８とを備える。転送制御部１２６は、前段から供給されるクロックに応じて、同じく前段から供給される識別信号が表す識別情報を第２の記憶領域１２７へ記憶させる。また、転送制御部１２６は、クロックの後段への供給を制御する。具体的には、転送制御部１２６は、前段から供給されるクロックパルスをカウントし、予め設定されたｎ番目（ｎ：自然数）のパルスに基づいて、識別情報を第２の記憶領域１２７に記憶させる。この間、転送制御部１２６は、後段のチップ１２へのクロックパルスの供給を阻止し、第２の記憶領域１２７に識別情報が記憶された後、後段のチップ１２へのクロックの供給を許容する。第１のスイッチ制御回路１２８は、第２の記憶領域１２７に記憶されている識別情報と制御チップ１１から供給されるコマンドとに基づいて、第１のスイッチ回路１２５の電気的な導通・非導通状態を制御する。
【００１７】
制御チップ１１は、複数の被制御チップ１２，１４に対するデータの送受信（アクセス）を、コマンドを用いて排他的に行う。また、複数の被制御チップ１２，１４の第１のスイッチ制御回路１２８は、第２の記憶領域１２７に記憶された識別情報及び入力コマンドにより、第１のスイッチ回路１２５を排他的に制御する。
【００１８】
以上のような構成において、多段接続された複数の被制御チップに対して、前段側から後段側へ一つずつ順番に識別情報が供給される。また、各被制御チップ１２，１４は、識別情報と入力コマンドとに基づいて、排他的に制御チップ１１とデータの送受信が可能になる。
【００１９】
転送制御部１２６は、例えば、図２に示すように構成される。図２の転送制御部１２６は、前段から入力されるクロック信号を後段へ伝送する第２のスイッチ回路２０１（第１の転送部）と、前段から入力される識別信号を後段へ伝送する信号経路部２０２と、信号経路部２０２から識別信号を分岐させ第２の記憶領域１２７へ供給する第３のスイッチ回路２０３（第２の転送部）と、クロック信号に基づいて第２のスイッチ回路２０１及び第３のスイッチ回路２０３を制御する第２のスイッチ制御回路２０４（転送制御部）を有している。
【００２０】
第２のスイッチ制御回路２０４は、第２の記憶領域１２７に識別情報が記憶されるまで、第２のスイッチ回路２０１を非導通（オフ）状態にするとともに第３のスイッチ回路２０３を導通（オン）状態にする。また、第２のスイッチ制御回路２０４は、第２の記憶領域１２７に識別情報が記憶された後、第２のスイッチ回路２０１を導通状態にするとともに第３のスイッチ回路２０３を非導通状態にする。
【００２１】
上記構成によれば、転送制御部１２６は、クロック信号が与えられると、第３のスイッチ回路２０３を介して信号経路部２０２より識別信号を取り込み、識別信号が表す識別情報を第２の記憶領域１２７に記憶させる。転送記憶部１２６は、第２の記憶領域１２７に識別情報が記憶されるまで、第２のスイッチ回路２０１を非導通状態とし、後段の被制御チップ１２へのクロック信号の伝送を阻止する。また、転送制御部１２６は、第２の記憶領域１２７に識別情報を記憶させた後は、第３のスイッチ回路２０３をオフさせ、その後入力される識別信号の取り込みを行わない。これにより、クロック信号が順次後段の被制御チップ１２へ伝送されていくタイミングで、識別情報が個別の識別情報を表すように識別信号を変化させることにより、各被制御チップ１２に個別の識別情報を割り当てることができる。
【００２２】
上記構成によれば、各被制御チップ１２に、識別情報の割当を行う演算回路等を設ける必要がないので、回路規模の縮小を図り、占有面積の減少を実現することができ、更にコストの削減を実現することができる。
【００２３】
また、各被制御チップ１２，１４において、第１のスイッチ回路１２５を、制御チップ１１からのコマンドに応じて制御するようにしたことで、データの読み出し或いは書き込みが行われる期間を除き、入力回路１２３及び出力回路１２４とデータ線（ＴＳＶ）との間の電気的接続が切断されるので、消費電力の削減と干渉の低減とを実現することができる。
【００２４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２５】
図３は、本発明の第１の実施の形態に係る半導体装置３０の断面構成図である。この半導体装置３０は、インタフェースチップ上に複数のコアチップを積層したいわゆるチップオンチップ型と呼ばれる積層型半導体装置である。ここでは、インタフェースチップとして、論理ＬＳＩ（Large Scale Integration）チップ３１を、コアチップとしてＳＤＲＡＭ（Synchronous Dynamic Random Memory）チップ３２を、それぞれ用いた例を示している。ただし、コアチップはＳＤＲＡＭチップ３２に限らず、他の回路を搭載した半導体チップであってよい。また、積層されるコアチップは、必ずしも全てが同一構成、同一サイズのチップでなくともよい。さらに、コアチップの積層数は１６個に限らず任意である。インタフェースチップは、コアチップの構成に応じて適宜変更され得る。更に、インタフェースチップのサイズは、コアチップと同じか、小さくてもよい。
【００２６】
論理ＬＳＩチップ３１は、不図示のインタポーザ等を用いて不図示のモジュール基板等の回路基板に搭載される。論理ＬＳＩチップ３１は、論理ＬＳＩ回路を有し、少なくとも、回路基板に搭載された外部回路とＳＤＲＡＭチップ３２との間のデータの送受信を制御する。
【００２７】
各ＳＤＲＡＭチップ３２は、シリコン（Ｓｉ）基板と、基板の表面側に形成された所定の回路と、基板を貫通して形成された複数のスルーシリコンビア（ＴＳＶ）とを有している。ＴＳＶは、Ｓｉ基板表面の電極及びＳｉ基板裏面の電極を有する。論理ＬＳＩチップ３１とＳＤＲＡＭチップ３２との間、及び積層されたＳＤＲＡＭチップ３２同士の間は、ＴＳＶを含む貫通電極部によって相互に電気的に接続される。すべてのＳＤＲＡＭチップ３２に共通の信号は、貫通電極部により積層方向に沿って真っ直ぐ（図３においてはＹ方向）に形成された信号経路を用いて供給することができる。
【００２８】
図４に、半導体装置３０の内部構成を示す。ここでは、それぞれが１Ｇｂｉｔの記憶容量を有するＳＤＲＡＭチップ３２を、１６個積層した８バンク×２構成の２ＧＢ（Giga byte） ＤＤＲ（Double Data Rate）３ ＳＤＲＡＭシステムを想定している。
【００２９】
論理ＬＳＩ３１は、少なくとも、クロックジェネレーター３１１、論理制御回路３１２、ＤＬＬ（Delay Locked Loop）回路３１３及び入出力回路３１４を有している。
【００３０】
クロックジェネレーター３１１は、チップ選択制御信号（ＣＳ）、クロック信号（ＣＫ，／ＣＫ及びＣＫＥ）及びコマンド信号（／ＲＡＳ，／ＣＡＳ及び／ＷＥ）をＳＤＲＡＭチップ３２へ出力する。また、クロック信号を論理制御回路３１２及びＤＬＬ回路３１３へ出力する。
【００３１】
論理制御回路３１２は、バンクアドレス信号（ＢＡ０〜ＢＡ２）及びアドレス信号（Ａ０〜Ａ１３）をＳＤＲＡＭチップ３２へ出力する。また、論理制御回路３１２は、入出力回路３１４との間でデータの送受信を行う。
【００３２】
入出力回路３１４は、３２ビット×８セット＝２５６ビットのデータ送受信を８個（＝１６／２）のＳＤＲＡＭチップ（Ｄ０〜Ｄ７又はＤ８〜１５）２２との間で行う。ＳＤＲＡＭチップ２２のデータ転送速度が１６００Ｍｂｐｓであれば、１６００Ｍｂｐｓ×３２×８＝４０９．６Ｇｂｉｔ／ｓｅｃ＝５１．５ＧＢ／ｓｅｃのデータ転送を実現することができる。
【００３３】
各ＳＤＲＡＭチップ３２は、所定数の外部接続ピン（ＴＳＶに対応）を有している。具体的には、各ＳＤＲＡＭチップ３２は、ＤＱ（データ）ピン（ＤＱ０００〜ＤＱ０３１，・・・，ＤＱ７００〜ＤＱ７３１）を２５６個、アドレスピン（Ａ０〜Ａ１３）を１４個、バンクアドレスピン（ＢＡ０〜ＢＡ２）を３個、コマンドピン（／ＲＡＳ，／ＣＡＳ，／ＷＥ）を３個、クロックピン等（ＣＳ，ＣＫＥ，ＣＫ，／ＣＫ）を４個、合計２８０個有している。これらのピンは、全チップ共通ピン、チップ選択制御ピン、データピンの３グループに分類することができる。なお、公知のように、ＳＤＲＡＭチップには、上記ピン以外に、それぞれＤＭピン，ＤＱＳピン，ＯＤＴピン及び電源ピンがあるが、本発明には直接関係しないので、ここでは省略している。
【００３４】
互いに積層された１６個のＳＤＲＡＭチップ３２は、貫通電極部を介して積層方向（図４のＸ方向）に沿って直線的な信号経路（データ線又はシステムバスＤＱ）を形成する。これらの信号経路は、実質的に等長且つ最短の信号経路を構成する。
【００３５】
各ＳＤＲＡＭチップ３２は、同一の構成を有しているので、以下ではＳＤＲＡＭチップ（Ｄ０）３２について説明する。
【００３６】
ＳＤＲＡＭチップ（Ｄ０）は、入力回路３２１、コマンドデコーダ３２２、アドレスバッファ３２３、ＤＬＬ回路３２４、パラレル−シリアル変換回路及び入出力回路３２５、Ｘデコーダ３２６、Ｙデコーダ３２７及びＤＲＡＭアレイ３２８を有している。パラレルーシリアル変換回路及び入出力回路３２５に含まれる入力回路及び出力回路が、図１の入力回路１２３及び出力回路１２４にそれぞれ相当する。また、ＤＲＡＭアレイ３２８が図１の第１の記憶領域１２１に相当する。
【００３７】
入力回路３２１は、ＳＤＲＡＭチップ３２を選択的に活性化させるチップ選択制御信号（ＣＳ）に応じた出力信号を出力する。なお、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は同時に活性状態にされ、このとき、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）は同時に非活性状態にされる。逆に、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）は同時に活性状態にされるとき、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は同時に非活性状態にされる。但し、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）のグループに属するＳＤＲＡＭチップとＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）のグループに属するＳＤＲＡＭチップとは交互に積層されており、互いに隣り合うＳＤＲＡＭチップは同時に活性化されない。
【００３８】
コマンドデコーダ３２２は、コマンド信号（／ＲＡＳ，／ＣＡＳ，／ＷＥ）をデコードし、デコードしたコマンドをアドレスバッファ３２３、Ｘデコーダ３２６及びＹデコーダ３２７へ出力する。また、コマンドデコーダ３２２は、各部へクロック信号（ＣＫＥ，ＣＫ，／ＣＫ）を出力する。
【００３９】
アドレスバッファ３２３は、ここでは制御ロジック及びモードレジスタ等を含むものとして表している。アドレスバッファ３２３は、コマンドデコーダ３２２からのコマンド及び論理ＬＳＩチップ３１からのバンクアドレス信号（ＢＡ０〜ＢＡ２）及びアドレス信号（Ａ０〜Ａ１３）に応じて、Ｘデコーダ３２６及びＹデコーダ３２７へロウアドレスＡＸ０〜ＡＸ１３及びカラムアドレスＡＹ０〜ＡＹ９を出力する。
【００４０】
ＤＬＬ回路３２４は、クロック信号のタイミングを調整しタイミング調整されたクロック信号を出力する。
【００４１】
パラレル−シリアル変換回路及び入出力回路３２５は、記憶データに関連する入出力データのパラレルーシリアル変換を行う。また、パラレル−シリアル変換回路及び入出力回路３２５は、ＤＲＡＭアレイ３２８に対するデータの入出力を制御する。パラレル−シリアル変換回路及び入出力回路３２５は、スイッチ回路３２９を介して、２５６本（３２本×８セット）あるＤＱピン（システムバス）の内、一セット（８本）のＤＱピンに接続される。このスイッチ回路３２９が、図１の第１のスイッチ回路１２５に相当する。なお、図４では、転送制御部１２６、第２の記憶領域１２７及び第１のスイッチの図示は省略されているが、第１のスイッチ制御回路１２８は、アドレスバッファ３２３に含まれる制御ロジックに含ませることができる。
【００４２】
Ｘデコーダ３２６及びＹデコーダ３２７は、入力されるロウアドレス及びカラムアドレスに応じたＤＲＡＭアレイ３２８内の複数のワード線及び複数のビット線をそれぞれ選択的に活性化し、ＤＲＡＭアレイ３２８の対応するメモリセルに対してデータの書き込み又は読み出しを行う。
【００４３】
上述したＳＤＲＡＭチップ３２の構成は公知なので、その動作説明を省略する。
【００４４】
上述のように構成された半導体装置３０において、各ＳＤＲＡＭチップ３２を個別識別可能とするために、各ＳＤＲＡＭチップ３２に固有の識別情報（識別番号）を割り当てる。この識別情報の割り当ては、論理ＬＳＩチップ３１に近いＳＤＲＡＭチップ（Ｄ０）３２から後段のＳＤＲＡＭチップ（Ｄ１５）３２に向かって一段ずつ順番に行われる。図５を参照して、この識別情報の割り当てを実現するための構成について説明する。ここでは、ＳＤＲＡＭチップ３２が８段積層されている場合について説明する。
【００４５】
図５を参照すると、論理ＬＳＩチップ３１から、クロック信号ＩＤＣＬＫと、リセット・セット・トリガーバー信号ＲＳＴＢと、識別番号信号ＩＯ＜０＞〜＜２＞が出力されている。クロック信号ＩＤＣＬＫの信号として、図４のクロック信号ＣＫを利用することができる。
【００４６】
８個のＳＤＲＡＭチップ３２への固有の識別情報の割り当てを実現するには、バイナリ形式の３ビットの識別番号（Chip ID）があればよい。それゆえ、３ビットの識別番号の各ビットに対応させて３つの識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞を識別信号として用いる。これらの識別番号信号として、例えば、図４のバンクアドレスＢＡ０〜ＢＡ２を利用することができる。或いは、入出力回路（図４の３１４）からのデータ信号を利用してもよい。この場合、システムバスＤＱを構成する第１〜第８のデータ線（ＤＱ０００−ＤＱ０３１〜ＤＱ７００−ＤＱ７３１）のうちのいずれかのデータ線が信号経路部（図２の２０２）として用いられ、スイッチ回路３２９が第２の転送制御部（図２の第３のスイッチ回路２０３）として用いられる。
【００４７】
クロック信号ＩＤＣＬＫとリセット・セット・トリガーバー信号ＲＳＴＢは、８個のＳＤＲＡＭチップ３２が順次、識別番号信号を取り込むように制御するために用いられる。これらの信号として、図４のコマンド信号のいずれか（例えば、ＲＡＳ／）を利用することができる。
【００４８】
各ＳＤＲＡＭチップ３２は、クロック信号ＩＤＣＬＫを隣接する他のＳＤＲＡＭチップ３２に伝送する信号経路を分断するように設けられた第１のスイッチ５１と、複数の識別番号信号ＩＯをそれぞれ隣接する他のＳＤＲＡＭチップ３２に伝送する複数の信号経路にそれぞれ接続するように対応して設けられた複数（ここでは３個）の第２のスイッチ５２と、複数の第２のスイッチ５２にそれぞれ接続された複数のＲＡＭ（Random Access Memory）５３と、レジスタ５４と、アンド回路５５を有している。複数のＲＡＭ５３は、図１の第２の記憶領域１２７に相当するものであって、図３のＤＲＡＭアレイ３２８（図１の第１の記憶領域１２１）と異なるものであることに注意が必要である。
【００４９】
なお、ＳＤＲＡＭチップ３２の数が２Ｍ個（Ｍ：自然数）のとき、識別番号信号ＩＯの信号経路、第２のスイッチ５２、複数のＲＡＭ５３の数は、それぞれＭ個である。
【００５０】
また、第１のスイッチ５１は、図２の第２のスイッチ回路２０１に相当する。複数の第２のスイッチ５２は、図２の第３のスイッチ回路２０３に相当する。レジスタ５４とアンド回路５５とが、図２の第２のスイッチ制御回路２０４に相当する。
【００５１】
図５において、積層されたＳＤＲＡＭチップ２２間の信号伝送は、ＴＳＶを含む貫通電極部によって形成される積層方向（図５のＸ方向）に直線的な信号経路により実現される。
【００５２】
図６（ａ）及び（ｂ)は、ＴＳＶを含む貫通電極部の構成を示す図である。即ち、図６（ａ）及び（ｂ)は、ＳＤＲＡＭチップ３２の貫通電極部を含む部分断面図である。図６において、ＳＤＲＡＭチップの積層方向はＹ方向である。
【００５３】
図６（ａ）は、ＳＤＲＡＭチップ３２の一面側（図の下面側（裏面バンプ６５側）、前段側）から入力された信号をそのままＳＤＲＡＭチップ３２の他面側（図の上面側（表面バンプ６６側）、後段側）へ伝送する貫通電極部の構成を示している。この貫通電極部は、識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の伝送に用いられる。
【００５４】
また、図６（ｂ）は、ＳＤＲＡＭチップ３２の一面側（図の下面側（裏面バンプ６５側）、前段側）から入力された信号を図示しない内部回路を介して（図の上面側（表面バンプ６６側）、後段側）へ出力する貫通電極部の構成を示している。この貫通電極部は、クロック信号ＩＤＣＬＫの伝送に用いられる。
【００５５】
図６（ａ）に示す貫通電極部は、一面側に回路（内部回路）が形成されたＳｉ基板６１と、Ｓｉ基板６１上に、順に積層形成された第１の配線層６２と第２の配線層６３と、保護層（ポリイミド膜）６４を含む。また、この貫通電極部は、チップの裏面（図の下）側に形成された裏面バンプ（第１の電極）６５と、チップの表面（図の上）側に形成された表面バンプ（第２の電極）６６を有している。
【００５６】
Ｓｉ基板６１には、一方の面から他方の面にまで貫通するＴＳＶ６１１が形成されている。また、ＴＳＶ６１１の周囲には、ＴＳＶトレンチ６１２が形成されている。ＴＳＶトレンチ６１２は、ＴＳＶ６１１とその周囲に形成された内部回路等との間を電気的に分離する。さらに、Ｓｉ基板６１には、ＳＴＩ（Shallow Trench Isolation）６１３や、内部回路の一部を構成する不純物拡散層６１４が形成されている。
【００５７】
第１の配線層６２は複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Ｗ（タングステン）層とＭ１（メタル第１）層の２層を有する例を示している。複数の配線層の数は３以上であってもよい。複数の配線層は、それぞれ一以上の配線６２１，６２２を含む。少なくとも一つの配線層とＳｉ基板６１との間及び異なる配線層に属する配線間は、必要に応じて１又は２以上のビア６２３，６２４により相互に接続される。
【００５８】
第２の配線層６３もまた、第１の配線層６２と同様に複数の配線層と層間絶縁膜とからなる積層構造を採用する。ここでは、複数の配線層として、Ｍ２（メタル第２）層とＭ３（メタル第３）層の２層を有する例を示している。複数の配線層の数は、３以上であってもよい。複数の配線層は、それぞれ一以上の配線６３１，６３２を含み、異なる配線層に属する配線間は、必要に応じて１又は２以上のビア６３３により相互に接続される。
【００５９】
図６（ａ）に示す貫通電極部では、Ｍ１層の配線６２２とＭ２層の配線６３１との間も、１又は２以上のビア６７により相互に接続されている。この構造により、裏面バンプ６５に入力された識別番号信号ＩＯは、ＴＳＶ６１１、配線６２１、ビア６２４、配線６２２、ビア６７、配線６３１、ビア６３３及び配線６３２を介して、表面バンプ６６に伝送される。ＴＳＶ６１１、ビア６２４、ビア６７、ビア６３３及び表面バンプ６６が、断面の視点において実質的に同一ライン上に（一直線に）並ぶように、これらを配置し、配線６２１，６２２，６３１，６３２を形成することにより信号経路を最短にすることができる。図の上方又は下方（Ｓｉ基板６１の表面又は裏面）から見たとき、ビア等がＴＳＶ６１１と重なりを持つならば、そのビア等は実質的に同一ライン上に並んでいるといえる。即ち、本明細書でいう「同一ライン」は、ＴＳＶ６１１の太さに依存するある程度の幅（太さ）を有する概念である。
【００６０】
一方、図６（ｂ）に示す貫通電極部は、図６（ａ）に示す貫通電極部とほとんど同じに構成されているが、Ｍ１層の配線６２２とＭ２層の配線６３１との間にビア６７が形成されていない点で異なっている。これらの配線間は、Ｓｉ基板６１に形成された内部回路（例えば転送トランジスタ又は第１のスイッチ５１（図５））及び第１の配線層６２と第２の配線層６３に含まれる配線及びビアを通じて接続される。即ち、Ｓｉ基板６１に形成された図示しない内部回路の入力ノードと出力ノードを、破線矢印で示すように、第１の配線層６２に含まれるいずれかの配線（第１のノード、例えば配線６２２）と第２の配線層６３に含まれるいずれかの配線（第２のノード、例えば配線６３３）にそれぞれ接続する。これにより第１のノードと第２のノードとの間をＳｉ基板６１に形成された内部回路を介して接続する。
【００６１】
図７（ａ）は、第１のスイッチ５１の回路図である。図７（ｂ）は、そのパターンレイアウトである。第１のスイッチ５１は、図７（ａ）の上図に示されるように、一対の電極（ＣＫ）間にスイッチＳＷが接続されているものとみなすことができる。ここで、スイッチＳＷが、同図の下図に示されるように、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータ（ＮＯＴ回路）と一対のトランジスタスイッチ（ＰＭＯＳ(P-channel Metal Oxide Semiconductor)及びＮＭＯＳ(N-channel Metal Oxide Semiconductor)）で構成されたスイッチ（転送トランジスタ）であるとすると、第１の配線層５２と第２の配線層５３に含まれる配線は、例えば、図７（ｂ）に示すようにＴＳＶ６１１の近傍にレイアウトすることができる。以下、図７（ｂ）に加えて、図６（ｂ）をも参照して説明する。
【００６２】
図７（ｂ）において、電源線ＶＰＥＲＩと接地線ＶＳＳとの間にＣＭＯＳインバータが接続される。ＣＭＯＳインバータを構成するＰＭＯＳ及びＮＭＯＳのゲートに、制御信号Ｑが共通に供給される。また、一対のトランジスタスイッチのうちＮＭＯＳのゲートにも制御信号Ｑが供給される。制御信号Ｑは、Ｓｉ基板６１上に形成された別の内部回路（レジスタ５４（図５））から供給される信号であり、第１の配線層６２に含まれる配線により伝送される。
【００６３】
ＣＭＯＳインバータの出力は、一対のトランジスタスイッチのうちＰＭＯＳのゲートに供給される。ＣＭＯＳインバータの出力もまた第１の配線層６２に含まれる配線により伝送される。
【００６４】
スイッチＳＷへの入力信号Ｉは、裏面バンプ６５に与えられ、ＴＳＶ６１１及び第１の配線層６２に含まれる配線及びビアを介して、トランジスタスイッチの一方のノード（入力ノード）に供給される。ここで、第１の配線層６２に含まれる配線の一部分を、ＴＳＶ６１１と表面バンプ６６とを結ぶ同一ライン上に第１のノードとして形成すると、ＴＳＶ６１１は第１の電極（６５）と第１のノードとを接続する第１の配線を構成する。また、第１の配線層６２は、スイッチＳＷの入力ノードと第１のノードとの間を接続する第２の配線を含む。
【００６５】
スイッチＳＷの出力信号Ｏは、トランジスタスイッチの他方のノード（出力ノード）から、第１の配線層６２に含まれる配線及びビアと第２の配線層６３に含まれ配線とビアを介して表面バンプ６６へ出力される。ここで、第２の配線層６３に含まれる配線の一部分を、ＴＳＶ６１１と表面バンプ６６とを結ぶ同一ライン上に第２のノードとして形成すると、第１の配線層６２及び第２の配線層６３は、スイッチＳＷの出力ノードと第２のノードの間を接続する第３の配線を含むことになる。
【００６６】
以上のようにして、図６（ｂ）の貫通電極部では、ＴＳＶ６１１と表面バンプ６６とを結ぶ同一ライン上に位置する第１の配線層６２の第１のノードと第２の配線層６３の第２のノードとの間が、Ｓｉ基板６１に形成された内部回路（スイッチＳＷ）を介して接続される。
【００６７】
なお、第１のノードは、第１の配線層６２のＷ層に形成されてもよいしＭ１層に形成されてもよい。第１のノードがＭ１層に形成された場合、第１の配線には、Ｗ層とＭ１層との間を接続するビアが含まれる。また、第１の配線層６２のＷ層及びＭ１層を一つとして、第１のノードを定義しても良い。第２のノードは、第２の配線層６３のＭ２層に形成されてもよいしＭ３層に形成されてもよい。第２のノードがＭ２層に形成された場合、ビア６３３を介してＭ２層とＭ３層が接続される。また、第２の配線層６３のＭ２層及びＭ３層を一つとして、第２のノードを定義しても良い。
【００６８】
また、第３の配線は、Ｍ１層に含まれる配線層を含まなくてもよい。即ち、Ｗ層からＭ２層に達するビアを第３の配線に含ませてもよい。他方、Ｍ１層に含まれる配線層（第６の配線）を介して、Ｗ層とＭ２層とが接続されても良い。この場合、第３の配線には、第６の配線とＷ層とを接続するビア、及び第６の配線とＭ２層とを接続するビアが含まれる。更に、第３の配線は、Ｍ１層に含まれる配線層を含まなくてもよく、例えば、Ｗ層とＭ３層とが接続、または、内部回路の一部を構成する不純物拡散層６１４とＭ３層とが接続しても良い。
【００６９】
次に、レジスタ５４の内部構成の一例について図８を参照して説明する。ただし、レジスタ５４の構成は、図８の構成に限られるものではない。
【００７０】
図８に示すように、レジスタ５４は、複数のＮＯＴ回路（インバータ）、複数のＮＡＮＤ回路、及び複数のトランジスタスイッチにより構成することができる。このレジスタ５４は、入力されるクロック信号Ｃの最初のパルス立ち上がりで、入力信号Ｉの論理レベルを保持し、そのパルスの立ち下りで保持した論理レベルを有する出力信号Ｑを出力する。しかしながら、クロック信号Ｃの最初のパルスの立ち上がりで保持した論理レベルをＮパルス後（Ｎ：自然数）の立下りで出力するようにも容易に構成変更できることは当業者であれば容易に理解できる。即ち、シフトレジスタとして構成し、シフト段数をＮ段とすればよい。
【００７１】
次に、第２のスイッチ５２及びＲＡＭ５３の内部構成の一例を、図９を参照して説明する。ただし、第２のスイッチ５２及びＲＡＭ５３の構成は、図９の構成に限られるものではない。
【００７２】
図９に示すように、第２のスイッチ５２は、第１のスイッチ５１と同様に構成することができる（図７（ａ）参照）。また、ＲＡＭ５３は一対のラッチ型のインバータにより構成することができる。図９において、信号Ｑはアンド回路５５の出力信号、信号Ｉは識別番号信号ＩＯ＜０＞〜＜２＞のいずれかである。
【００７３】
再び図５を参照して、半導体装置３０における識別情報の割り当て動作について説明する。
【００７４】
初期状態において、各ＳＤＲＡＭチップ３２のレジスタ５４の出力信号Ｑは２値論理レベルの一方のレベル（ここでは、ロウレベル）であり、第１のスイッチ５１は非導通（オフ）状態である。したがって、論理ＬＳＩチップ３１からのクロック信号ＩＤＣＬＫは、一段目のＳＤＲＡＭチップ（Ｄ０）３２に供給されるけれども、二段目以降のコアチップ（Ｄ１〜Ｄ７）３２には伝送されない。
【００７５】
一段目のＳＤＳＲＡＭチップ（Ｄ０）３２では、クロック信号ＩＤＣＬＫは、クロック信号Ｃ及び入力信号Ｉとしてレジスタ５４に供給される。また、クロック信号ＩＤＣＬＫは、アンド回路５５の一方の入力に供給される。
【００７６】
アンド回路５５の他方の入力には、レジスタ５４の反転出力信号／Ｑが供給されている。前述のように初期状態において、レジスタ５４の出力信号Ｑはロウレベルなので、その反転出力信号／Ｑはハイレベルである。したがって、クロック信号ＩＤＣＬＫがハイレベルになると、アンド回路５５の出力はハイレベルになる。その結果、第２のスイッチ５２は導通（オン）状態になる。このとき、論理ＬＳＩチップ３１からの識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の論理レベルがそれぞれ対応するＲＡＭ（０〜２）５３に保持される。即ち、識別番号信号が表す識別情報（識別番号）がＲＡＭ５３に書き込まれ、ＲＡＭ５３は識別情報を記憶する。
【００７７】
一方、レジスタ５４は、クロック信号Ｃがハイレベルになると入力信号Ｉの論理レベルを保持する。前述のように、クロック信号Ｃと入力信号Ｉは同一の信号（ＩＤＣＬＫ)なので、このときレジスタ５４はハイレベルを保持する。そして、クロック信号Ｃがロウレベルに変化すると、保持した論理レベル、即ちハイレベル、を出力信号Ｑとして出力する。以後、レジスタ５４は、リセットされるまで上記動作を繰り返し、出力信号Ｑとしてハイレベルを出力し続ける。
【００７８】
レジスタ５４の出力信号Ｑがハイレベルに変化したことにより、第１のスイッチ５１は導通状態となる。これにより、クロック信号ＩＤＣＬＫは次段のＳＤＲＡＭチップ（Ｄ１）へ供給される。
【００７９】
一方、レジスタ５４の反転出力信号／Ｑはロウレベルに変化し、アンド回路５５の出力がロウレベルに変化する。その結果、第２のスイッチ５２は非導通状態になり、ＲＡＭ５３の記憶内容は、その後の識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞の変化によらず、第２のスイッチ５２が導通時に取り込んだ情報を維持する。
【００８０】
２段目以降のＳＤＲＡＭチップ３２においても、上記と同様にＲＡＭ５３への識別情報の書き込みが行われる。論理ＬＳＩチップ３１は、適切なタイミングで識別番号信号ＩＯの論理レベルを変化させ、各ＳＤＲＡＭチップ３２に書き込まれる識別情報が互いに異なるものとなるようにする。その結果、全てのＳＤＲＡＭチップ３２の複数のＲＡＭ（０〜２）５３には、それぞれ固有の識別情報が格納される。
【００８１】
図１０（ａ）に、各ＳＤＲＡＭチップ３２のＲＡＭ５３に識別情報を書き込む場合（書き込みモード時）の各部の信号波形を示す。
【００８２】
図１０（ａ）から理解されるように、ＳＤＲＡＭチップ（Ｄ０〜Ｄ７）３２の各々は、クロック信号ＩＤＣＬＫに応じて識別情報（Chip ID）をＲＡＭ５３に書き込み、続いて、レジスタ５４の出力信号Ｑをハイレベルに変化させる。こうして、複数のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）５２は、前段チップから後段チップへ一つずつ順番に識別情報が格納されていく。
【００８３】
各ＳＤＲＡＭチップのＲＡＭ５３に書き込まれた識別情報の検出も、上記と同様の方法により行うことができる。図１０（ｂ）に、各ＳＤＲＡＭチップ３２のＲＡＭ５３に書き込まれた識別情報を検出する場合（検出モード時）の各部の信号波形を示す。図１０（ｂ）から理解されるように、複数のＳＤＲＡＭチップ（Ｄ０〜Ｄ７）３２には、それぞれ固有の識別情報が格納されている。
【００８４】
さて、半導体装置３０装置に含まれるＳＤＲＡＭチップ３２の積層数が８個よりも多い場合には、識別番号信号のビット数を増やすとともに、対応する第２のスイッチ５２とＲＡＭ５３の組を増やせばよい。しかしながら、以下のようにしても、ＳＤＲＡＭチップ３２の積層数の増加に対応することができる。
【００８５】
図１１の半導体装置３０−１が、図５の半導体装置３０と異なる点は、各ＳＤＲＡＭチップ３２−１が、チップ選択制御信号ＣＳに対応するＲＡＭ（ＣＳ）１１０１及びスイッチ１１０２を備える点と、図１２に示すチップ内ＣＳデコーダを備えている点である。
【００８６】
図１１の半導体装置３０−１は、チップ選択制御信号ＣＳを識別信号の一つとして利用する。即ち、識別番号信号ＩＯの外に、チップ選択制御信号ＣＳを、識別情報を表す識別信号として利用する。これは、識別番号信号を４ビットにするよりも回路構成を簡易にする。こうして、この半導体装置３０−１では、ＳＤＲＡＭチップ３２−１の積層数が１６個（Ｄ０〜Ｄ１５）であってもＳＤＲＡＭチップ２２−１を個々に識別することができる。
【００８７】
チップ内ＣＳデコーダは、図１２に示すように、入力回路３２１（図４）とコマンドデコーダ３２２（図４）との間に接続された排他的論理和（ＥＸＯＲ）回路１２０１とＮＯＴ回路１２０２とを有している。排他的論理和回路１２０１は、ＲＡＭ１１０１から読み出された信号と入力回路３２１の出力信号が一致したとき、ロウレベルを出力する。ＮＯＴ回路１２０２は、排他的論理和回路１２０１の出力信号の論理レベルを論理反転させる。こうして、ＲＡＭ１１０１から読み出された信号と入力回路３２１の出力信号が一致したとき、コマンドデコーダ３２２には、チップ選択トリガーＣＳＴが入力される。コマンドデコーダ３２２は、チップ選択トリガーＣＳＴの入力の有無を反映させたコマンドをアドレスバッファ３２３（図４参照）に含まれる制御ロジックへ出力する。
【００８８】
制御ロジックは、図１の第１のスイッチ制御回路１２８に相当する回路を含む。また、制御ロジックは、コマンドデコーダ３２２からのコマンドと、チップ内ＤＱデコーダ（後述する）からの出力信号とに基づいて８セットのＤＱピン（システムバス）に接続されたスイッチを制御する。１６パルスのクロック信号と、コマンド選択制御信号ＣＳ及び識別番号信号ＩＯ＜０＞〜ＩＯ＜２＞により、１６個のＳＤＲＡＭチップに互いに異なる個別識別情報が割り当てることができる。
【００８９】
以上のようにして、積層された複数のＳＤＲＡＭチップ３２又は３２−１に対して、互いに異なる識別情報が効率的に付与される。次に、この識別情報を利用したスイッチの制御について説明する。
【００９０】
上述したように、１６個のＳＤＲＡＭチップ３２は、２つのグループ（Ｄ０〜Ｄ７及びＤ８〜Ｄ１５）に分けられ、一方のグループに属するＳＤＲＡＭチップ３２が活性化されたとき、他方のグループに属するＳＤＲＡＭチップ３２は非活性状態とされる。しかしながら、これらのＳＤＲＡＭチップ３２は、データバスを介して相互に接続されているため、活性状態のＳＤＲＡＭチップ３２が送受信するデータ信号には、非活性状態のＳＤＲＡＭチップ３２からの信号反射による波形歪が生じる。
【００９１】
関連する半導体装置では、このような信号反射を防止するために、ＯＤＴ（On Die Termination）と呼ばれる終端抵抗器を出力回路（図１の１２４に相当）に設けている。しかしながら、そのような構成においても、非活性グループに属するＳＤＲＡＭチップ側からの活性グループに属するＳＤＲＡＭチップ側への干渉を十分に抑制することはできない。また、終端抵抗器により消費される電力も無視することはできない。
【００９２】
そこで、本実施の形態では、図４に示したように、ＳＤＲＡＭチップ３２の各々の、パラレル−シリアル変換回路及び入出力回路３２５とＤＱピンとの間にスイッチ回路３２９を設けている。
【００９３】
図１３を参照して、更にスイッチ回路３２９について説明する。
【００９４】
図１３は、ＳＤＲＡＭチップ３２を積層順ではなくグループ単位に並べて示している。つまり、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）（第１のグループ）が連続して並び、その右側に、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）（第２のグループ）が連続して並んでいる。第１のグループと第２のグループとは選択的に活性化され、図１３では、第１のグループが活性化され、第２のグループが非活性とされた状態を示している。
【００９５】
第１のグループに属するＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は、それぞれ第２のグループに属するＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）の一つと対をなす。例えば、ＳＤＲＡＭチップ（Ｄ０）（第１のチップ）とＳＤＲＡＭチップ（Ｄ８）（第２のチップ）は対を成す。また、ＳＤＲＡＭチップ（Ｄ１）（第３のチップ）とＳＤＲＡＭチップ（Ｄ９）（第４のチップ）は対を成す。
【００９６】
各ＳＤＲＡＭチップ３２におけるスイッチ回路３２９は、複数のＤＱピンの各々に対応し、かつＤＱピンセット毎に制御される複数のスイッチを含む。スイッチは、例えば、ＦＥＴトランジスタを用いた相補トランジスタスイッチとして構成することができる。図１３では、複数のスイッチが、各ＤＱピンセット毎に対応するスイッチ回路（ＯＮ又はＯＦＦで示す）として示している。換言すると、各ＳＤＲＡＭチップ３２は、第１〜第８のＤＱピンセットにそれぞれ接続されるスイッチ回路を有している。以下では、第１のＤＱピンセット（第１のデータ線：ＤＱ０００〜ＤＱ０３１）に接続されるスイッチを第１のスイッチ回路、第２のＤＱピンセット（第２のデータ線：ＤＱ１００〜１３１）接続されるスイッチを第２のスイッチ回路と呼ぶことがある。
【００９７】
第１のスイッチ回路は、第１のノード及び第２のノードを有する。第１のノードは、第１のＤＱピンセットに接続されて第１のデータ線を構成する貫通電極（ＴＳＶ）のノードに接続され、第２のノードは入力回路（ＩＮ）及び出力回路（ＯＵＴ）に接続される。また、第２のスイッチ回路は、第３のノード及び第４のノードを有する。第３のノードは、第２のＤＱピンセットに接続されて第２のデータ線を構成する貫通電極（ＴＳＶ）のノードに接続され、第４のノードは入力回路（ＩＮ）及び出力回路（ＯＵＴ）に接続される。なお、入力回路（ＩＮ）は、一般的なカランとミラー型の入力回路とすることができる。また、出力回路（ＯＵＴ）は、例えば、図１４のように構成することができる。図１４の出力回路は、制御信号ＴＯＵＴが活性化された状態で、極性の互いに異なる出力信号ＯＵＴＰ及びＯＵＴＮに応じてデータを出力する。
【００９８】
ＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）にそれぞれ含まれ、第１のＤＱチップセットに接続されて第１のデータ線を構成する貫通電極をそれぞれＴＳＶ１及びＴＳＶ２と呼ぶことがある。また、ＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）に含まれ、第２のＤＱチップセットに接続されて第２のデータ線を構成する貫通電極をそれぞれＴＳＶ３及びＴＳＶ４と呼ぶことがある。さらに、ＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）にそれぞれ含まれ、第１のＤＱチップセットに接続されて第１のデータ線を構成する貫通電極をそれぞれＴＳＶ５及びＴＳＶ６と呼ぶことがある。加えて、ＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）に含まれ、第２のデータ線を構成する貫通電極をそれぞれＴＳＶ７及びＴＳＶ８と呼ぶことがある。
【００９９】
第１及び第２のチップであるＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）の第１のスイッチ回路の第１のノードは、それぞれＴＳＶ１及びＴＳＶ２のノードに接続される。ＳＤＲＡＭチップ（Ｄ０）及び（Ｄ８）の第２のスイッチ回路の第１のノードは、それぞれＴＳＶ３及びＴＳＶ３のノードに接続される。第３及び第４のチップであるＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）の第１のスイッチ回路の第１のノードは、それぞれＴＳＶ５及びＴＳＶ６のノードに接続される。ＳＤＲＡＭチップ（Ｄ１）及び（Ｄ９）の第２のスイッチ回路の第１のノードは、それぞれＴＳＶ７及びＴＳＶ８のノードに接続される。
【０１００】
各ＳＤＲＡＭチップ３２は、８セットのＤＱピンセットのうちの一つを使用する。つまり、第１のグループに属するＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）は、それぞれ、第１〜第８のＤＱピンセットのいずれか一つを使用する。例えば、第１のチップであるＳＤＲＡＭチップ（Ｄ０）は、第１のＤＱピンセット（ＤＱ０００〜０３１）を、第３のチップであるＳＤＲＡＭチップ（Ｄ１）は、第２のＤＱピンセット（ＤＱ１００〜１３１）を使用する。同様に、第２のグループに属するＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）も、それぞれ第１〜第８のＤＱピンセットの一つをそれぞれ使用する。例えば、第２のチップであるＳＤＲＡＭチップ（Ｄ８）は、第１のＤＱピンセット（ＤＱ０００〜０３１）を、第４のチップであるＳＤＲＡＭチップ（Ｄ９）は、第２のＤＱピンセット（ＤＱ１００〜１３１）を使用する。
【０１０１】
このように、互いに対を成すＳＤＲＡＭチップ３２は、同一のＤＱピンセットを使用する。互いに対を成すＳＤＲＡＭチップ３２が、同一のＤＱピンセットを同時に使用しないように、排他制御が行われる。例えば、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路が、図１３に示すように導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路は非導通状態（ＯＦＦ）に制御される。逆に、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路が導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路は非導通状態（ＯＦＦ）に制御される。同様に、ＳＤＲＡＭチップ（Ｄ１）の第２のスイッチ回路が、図１３に示すように導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ９）の第２のスイッチ回路は非導通状態（ＯＦＦ）に制御される。また、ＳＤＲＡＭチップ（Ｄ９）の第２のスイッチ回路が導通状態（ＯＮ）のとき、ＳＤＲＡＭチップ（Ｄ１）の第２のスイッチ回路は非導通状態（ＯＦＦ）に制御される。このように、スイッチ回路の制御は、ＳＤＲＡＭチップのグループ単位で行われる。図１３では、ＳＤＲＡＭチップ（Ｄ０）〜（Ｄ７）の各々が、第１〜第８のＤＱピンセットの対応するいずれかのセットに電気的に接続され、ＳＤＲＡＭチップ（Ｄ８）〜（Ｄ１５）が第１〜第８のＤＱピンセットから電気的に分離された状態を示している。
【０１０２】
ここで、対を成すＳＤＲＡＭチップ（Ｄ０）とＳＤＲＡＭチップ（Ｄ８）について説明する。
【０１０３】
制御チップからのＳＤＲＡＭチップ（Ｄ０）又はＳＤＲＡＭチップ（Ｄ８）に対するデータのアクセスがない場合、即ち、スタンバイ状態のとき、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路及びＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路は、共に非導通に制御される。このとき、ＳＤＲＡＭチップ（Ｄ０）及びＳＤＲＡＭチップ（Ｄ８）の第２のスイッチ回路を含む残りのスイッチ回路もまた、非導通に制御される。
【０１０４】
また、制御チップがＳＤＲＡＭチップ（Ｄ０）にアクセスする場合、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路は、非導通から導通に制御され、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路は非導通に維持される。このとき、ＳＤＲＡＭチップ（Ｄ０）及びＳＤＲＡＭチップ（Ｄ８）の第２のスイッチ回路を含む残りのスイッチ回路もまた、非導通に維持される。このような制御は、リードコマンド若しくはライトコマンドを基準として所定のレイテンシ後に行われる。
【０１０５】
逆に、制御チップがＳＤＲＡＭチップ（Ｄ８）にアクセスする場合、ＳＤＲＡＭチップ（Ｄ８）の第１のスイッチ回路が、非導通から導通に制御され、ＳＤＲＡＭチップ（Ｄ０）の第１のスイッチ回路が非導通に維持される。ＳＤＲＡＭチップ（Ｄ０）及びＳＤＲＡＭチップ（Ｄ８）の第２のスイッチ回路を含む残りのスイッチ回路もまた、非導通に維持される。
【０１０６】
ＳＤＲＡＭチップ（Ｄ０）又は（Ｄ８）に対する読み出し又は書き込みの対象となるデータは、時系列の複数のデータをセットする複数のビットからなる。このデータの読み出し又は書き込みが終了した後に、導通していたスイッチ回路は非導通に制御される。
【０１０７】
ＳＤＲＡＭチップ（Ｄ０）又は（Ｄ８）に対する読み出し又は書き込みに先立って、制御チップからアクティブコマンドが出力される。各ＳＤＲＡＭチップ３２では、入力されるアクティブコマンドに応じて、ＤＲＡＭ回路１３０１に含まれるスイッチ制御回路が、ＤＲＡＭアレイ（図４の３２８）を活性化する。
【０１０８】
なお、スイッチ制御回路は、制御チップからのコマンド及びＲＡＭ５３（及び１１０１）に格納された識別情報とに基づいて、スイッチ回路３２９を制御する。ＲＡＭ５３（及び１１０１）に含まれる識別情報は、導通／非導通を制御の対象となるスイッチを特定するために利用され、コマンドは、制御タイミングを特定するために利用される。
【０１０９】
なお、図１３では、スイッチ制御回路からの制御線１３０２は、スペースの関係上、ＳＤＲＡＭチップＤ０及びＤ８について示されている。
【０１１０】
次に、一つのシステムデータバスに着目して、スイッチ回路３２９の制御について詳細に説明する。
【０１１１】
図１５は、図１３に示すシステムデータバスのうち第７グループ（ＤＱ７００〜７３１、以下ＤＱ７Ｇ）に含まれる一つのデータ線に関する等価回路を示したものである。
【０１１２】
図１５において、各ＳＤＲＡＭチップは、Ｓｉ内回路１５０１とチップ内回路１５０２とを含んでいる。Ｓｉ内回路１５０１は、ＴＳＶの寄生素子による回路（Ｃ１Ｒ１回路）を含む。このＣ１Ｒ１回路は、寄生抵抗Ｒ１及び寄生容量Ｃ１を含む。また、チップ内回路１５０２は、出力回路の等価回路（Ｌ１Ｒ２Ｃ２回路）１５０３と、スイッチ１５０４（ＳＷ又はＯＦＦ）と、スイッチ１５０４を制御するデータバス干渉遮断回路１５０５とを含む。出力回路１５０３は、左向き三角形で示されるメモリリード時のドライバＭＯＳトランジスタと、配線等によるインダクタンスＬ１，抵抗Ｒ２及び容量Ｃ２を含む。データバス干渉遮断回路１５０５は、図１３のＤＲＡＭ回路１３０１に含まれ、図１の第２の記憶領域１２７及び第１のスイッチ回路１２８に相当する回路を含む。図１５では、データバス干渉遮断回路１５０５は、ＳＤＲＡＭチップ（Ｄ１５）ついて示されているが、他のＳＤＲＡＭチップにもそれぞれ設けられている。
【０１１３】
また、図１５の下方には、論理ＬＳＩの出力回路（図４の３１４の一部）及び配線等による寄生素子Ｌ２，Ｒ３及びＣ３を含む回路１５０６が示されている。
【０１１４】
図１５は、システムデータバスのうち第７グループのデータ線に着目したものであるため、ＳＤＲＡＭチップＤ７及びＤ１５以外のＳＤＲＡＭチップのスイッチ１５０４は全て非導通（ＯＦＦ）に制御されている。これにより、ＳＤＲＡＭチップＤ７及びＤ１５以外のＳＤＲＡＭチップは、データ線から電気的に分離される。また、ＳＤＲＡＭチップＤ７及びＤ１５の一方が論理ＬＳＩとデータ通信しているとき、他方のＳＤＲＡＭチップもまたそのスイッチをＯＦＦすることによりデータ線から分離される。これにより、ＳＤＲＡＭチップＤ７及びＤ１５の一方が論理ＬＳＩと選択的にデータ通信を行っているとき、他の非選択チップ内のインダクタンス成分（Ｌ）に起因する信号反射（電位反射）は生じない。また、非選択のチップ内の容量成分（Ｃ）に起因する電流も流れない。さらに、ＯＤＴによる電力消費も生じない。
【０１１５】
次に、図１６乃至図１９を参照してデータバス干渉遮断回路１５０５について説明する。
【０１１６】
図１６に示すように、データバス干渉遮断回路１５０５は、データバス干渉制御回路１６０１と、チップ内ＤＱデコーダー（ＣＳ−ＤＱデコーダー）１６０２とを有している。
【０１１７】
データバス干渉制御回路１６０１については、図１７乃至図１９を参照して、後に説明する。
【０１１８】
チップ内ＤＱデコーダ１６０２は、３個のＲＡＭ５３（図５）と、これらＲＡＭ５３の出力をデコードする８ビットデコーダ１６０３と、各ビットに対応する（３個のみ示す）ＡＮＤ回路１６０４とを有している。
【０１１９】
前述のようにＲＡＭ５３には各ＳＤＲＡＭチップに固有の識別情報が格納されている。８ビットデコーダ１６０３は、ＲＡＭ５３に格納された識別情報をデコードしてデコード信号を出力する。したがって、デコード信号は、８つのシステムバスグループのうちの一つのグループを選択する信号、即ち、８セットのスイッチ１５０４のうちのいずれか一つを選択する信号となる。デコード信号は、ビット毎に対応するＡＮＤ回路１６０４の一方の入力端子に供給される。
【０１２０】
一方、データバス干渉制御回路１６０１は、スイッチ１５０４を導通させるタイミング及び期間を規定するタイミング信号ＲＬＷＬＴを出力する。タイミング信号は、８分岐され、それぞれスイッチ１５０４の他方の入力端子に供給される。
【０１２１】
上記構成により、ＡＮＤ回路１５０４は、データバス干渉制御回路１６０１からのタイミング信号ＲＬＷＬＴにより規定されるタイミングで、ＲＡＭ５３に記憶された識別情報により指定されるスイッチが選択的に導通させる。
【０１２２】
データバス干渉制御回路１６０１は、図１７に示すように構成される。
【０１２３】
即ち、データバス干渉制御回路１６０１は、リードレイテンシーカウンター１７０１と、ライトレイテンシーカウンター１７０２と、一対のバースト長カウンター１７０３，１７０４と、一対の論理回路部１７０５，１７０６と、ＯＲ回路１７０７を有している。
【０１２４】
リードレイテンシーカウンター１７０１は、図１８に示すように複数のスイッチ１８０１と複数のフリップフロップ（ＦＦ）１８０２とで構成されている。また、バースト長カウンター１７０３は、同図に示すように多段接続された複数のフリップフロップ１８０３で構成されている。ライトレイテンシーカウンター１７０２は、リードレイテンシーカウンター１７０１と同様に、バースト長カウンター１７０４は、バースト長カウンター１７０３と同様に構成される。
【０１２５】
リードレイテンシーカウンター１７０１及びライトレイテンシーカウンター１７０２に用いられるフリップフロップ１８０２，１８０３は、図１９に示すように構成することができる。
【０１２６】
図２０に、図１８のリードレイテンシーカウンター１７０１及びバースト長カウンター１７０３の各部における信号波形を示す。また、図２１に、ライトレイテンシーカウンター１７０２及びバースト長カウンター１７０４の各部における信号波形を示す。
【０１２７】
図２０に示すように、リードレイテンシＲＬ＝５の場合、リードコマンドＲＥＡＤが入力されてから、４クロック目で信号Ｔ４にパルスが生じる。これに応じて論理回路部１７０５の出力はハイレベルに変化する。また、信号Ｔ４にパルスが生じてからバースト長＋１クロック目で、信号Ｔ１０にパルスが生じる。これに応じて、論理回路部１７０５の出力はロウレベルに変化する。
【０１２８】
ライトレイテンシーカウンター１７０２及びバースト長カウンター１７０４についても、ライドコマンドＷＲＩＴＥに応じて、上記と同様に動作する。
【０１２９】
以上のようにして、論理回路部１７０５，１７０６から出力された信号ＲＬＴ及び信号ＷＬＴは、ＯＲ回路１７０７を介してＣＳ−ＤＱデコーダー１６０２へ供給され、上述したようにスイッチ１５０４の導通制御に利用される。
【０１３０】
本実施の形態に係る半導体装置では、上述したように、効率的に設定された識別信号に基づいてスイッチを制御することにより、消費電力の削減と、選択チップと論理ＬＳＩチップ間で送受される信号に対する非選択のチップからの干渉の低減とを実現することができる。
【０１３１】
次に、本発明の第２の実施の形態について図２２及び２３を参照して説明する。
【０１３２】
本実施の形態に係る半導体装置は、システムバスのインダクタンス成分に起因する干渉を抑えるため、図２２に示すように、論理ＬＳＩチップ及びＳＤＲＡＭチップに終端回路ＲＴＴを備えている。終端回路ＲＴＴは、論理ＬＳＩチップ及びＳＤＲＡＭチップの両方に設けてもよいし、いずれか一方に設けてもよい。また、終端回路ＲＴＴは、出力回路（ＯＵＴ）の内部に設けられてもよい。
【０１３３】
終端回路ＲＴＴは、公知のＯＤＴと同様に構成することができる。例えば、終端回路ＲＴＴは、図２３に示すように構成できる。図２３の終端回路ＲＴＴは、出力回路（ＯＵＴ）と貫通電極（ＴＳＶ、図２２ではＰＡＤ）との間に接続されるように構成されており、プルアップ側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｕ及びＲＴＴ＿ＷＲ＿Ｐｕと、プルダウン側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｄ及びＲＴＴ＿ＷＲ＿Ｐｕと、これら抵抗素子と貫通電極との間に接続されるスイッチ２３０１〜２３０４とを含んでいる。プルアップ側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｕ及びＲＴＴ＿ＷＲ＿Ｐｕと、プルダウン側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｄ及びＲＴＴ＿ＷＲ＿Ｐｕは、公知のＯＤＴと同様に、その抵抗値は、予め用意された複数の抵抗値から選択できるようにしてもよい。その選択は、モードレジスタに予め用意した設定ビットを変更することで行えるようにすることができる。
【０１３４】
終端回路ＲＴＴは、スイッチ回路３２９を制御するスイッチ制御回路によって制御される。即ち、データバス干渉制御回路１６０１（図１７）で生成された信号ＷＬＴ及びＲＬＴにより制御される。信号ＲＬＴがハイレベルのとき、スイッチ２３０１，２３０２が導通状態となり、プルアップ側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｕ及びプルダウン側抵抗素子ＲＴＴ＿Ｎｏｍ＿Ｐｄが貫通電極に電気的に接続される。また、信号ＷＬＴがハイレベルのとき、スイッチ２３０３，２３０４が導通状態となり、プルアップ側抵抗素子ＲＴＴ＿ＷＲ＿Ｐｕ及びプルダウン側抵抗素子ＲＴＴ＿ＷＲ＿Ｐｄが貫通電極に電気的に接続される。こうして、各ＳＤＲＡＭチップでは、いずれかのスイッチ回路が導通状態にあるとき、終端回路が活性化され、システムバスのインダクタ成分による信号への干渉を抑制することができる。
【０１３５】
論理ＬＳＩチップに設けられた終端回路ＲＴＴは、コマンドを供給する論理スイッチ制御回路（図４では、クロックジェネレータに含まれる）によって制御される。この終端回路ＲＴＴは、論理ＬＳＩチップがいずれかのＳＤＲＡＭチップに対してアクセスしている間活性化される。
【０１３６】
本実施の形態よれば、第１の実施の形態の効果に加え、システムデータバスの寄生インダクタンス成分による伝送信号への干渉を低減又は除去することができる。
【０１３７】
なお、終端回路ＴＲＲは、必要最小限の期間だけ活性化されるので、消費電力の増加は最小下に抑えられる。
【０１３８】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限られることなく、本発明の主旨から逸脱することなく、種々の変形、変更が可能である。
【０１３９】
本発明の半導体装置の技術思想は、様々な機能チップを有する半導体装置に適用できる。更に、図面で開示した各回路の形式、ＴＳＶの構造は実施の形態により開示した形式に限られない。
【０１４０】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＰＯＰ（パッケージオンパッケージ）が挙げられる。この任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１４１】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴが利用できる。更に、装置内の一部にバイポーラトランジスタを有してもよい。
【０１４２】
さらに、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１の導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１４３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。即ち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１４４】
１１ 制御チップ
１２，１４ 被制御チップ
１２１ ＴＳＶ（貫通電極）
１２２ 第１の記憶領域
１２３ 入力回路
１２４ 出力回路
１２５ 第１のスイッチ回路
１２６ 転送制御部
１２７ 第２の記憶領域
１２８ 第１のスイッチ制御回路
２０１ 第２のスイッチ回路
２０２ 信号経路部
２０３ 第３のスイッチ回路
２０４ 第２のスイッチ制御回路
３０，３０−１ 半導体装置
３１ 論理ＬＳＩチップ
３２，３２−１ ＳＤＲＡＭチップ
３１１ クロックジェネレーター
３１２ 論理制御回路
３１３ ＤＬＬ回路
３１４ 入出力回路
３２１ 入力回路
３２２ コマンドデコーダ
３２３ アドレスバッファ
３２４ ＤＬＬ回路
３２５ パラレル−シリアル変換回路及び入出力回路
３２６ Ｘデコーダ
３２７ Ｙデコーダ
３２８ ＤＲＡＭアレイ
３２９ スイッチ回路
５１ 第１のスイッチ
５２ 第２のスイッチ
５３ ＲＡＭ
５４ レジスタ
５５ アンド回路
６１ Ｓｉ基板
６２ 第１の配線層
６３ 第２の配線層
６４ 保護層
６５ 裏面バンプ
６６ 表面バンプ
６７ ビア
６１１ ＴＳＶ
６１２ ＴＳＶトレンチ
６１３ ＳＴＩ
６１４ 不純物拡散層
６２１，６２２ 配線
６２３，６２４ ビア
６３１，６３２ 配線
６３３ ビア
１１０１ ＲＡＭ
１１０２ スイッチ
１２０１ 排他的論理和回路
１２０２ ＮＯＴ回路
１５０１ Ｓｉ内回路
１５０２ チップ内回路
１５０３ 出力回路の等価回路
１５０４ スイッチ
１５０５ データバス干渉遮断回路
１６０１ データバス干渉制御回路
１６０２ チップ内ＤＱデコーダ
１６０３ ８ビットデコーダ
１６０４ ＡＮＤ回路
１７０１ リードレイテンシーカウンター
１７０２ ライトレイテンシーカウンター
１７０３，１７０４ バースト長カウンター
１７０５，１７０６ 論理回路部
１７０７ ＯＲ回路
１８０１ スイッチ
１８０２，１８０３ フリップフロップ（ＦＦ）
２３０１〜２３０４ スイッチ
【特許請求の範囲】
【請求項１】
直列に多段接続された第１及び第２のチップと、
前記第１及び第２のチップをそれぞれ貫通し、互いに電気的に接続する第１及び第２の貫通電極と、
前記第１及び第２の貫通電極を含む第１のデータ線を介して前記第１及び第２のチップとそれぞれデータを通信するとともに、前記第１及び第２のチップへ前記データをアクセスするコマンドを供給する制御チップと、を備え、
前記第１及び第２のチップのそれぞれは、
前記データを記憶する第１の記憶領域と、
転送制御部と、
前記転送制御部によって、前記第１及び第２のチップにそれぞれ対応する識別情報を記憶する第２の記憶領域と、
第１及び第２のノードを有し、それぞれ対応する前記第１及び第２の貫通電極のノードに前記第１のノードが接続する第１のスイッチ回路と、
前記第１のスイッチ回路の第２のノードに接続し、前記第１のスイッチ回路を介して前記制御チップが供給したデータを入力データとして受信し、前記入力データを前記第１の記憶領域に出力する入力回路と、
前記第１のスイッチ回路の第２のノードに接続し、前記第１の記憶領域が供給したデータを出力データとして受信し、前記第１のスイッチ回路を介して前記出力データを前記制御チップに出力する出力回路と、
前記第１のスイッチ回路の電気的な導通及び非導通を、前記データをアクセスするコマンド及び前記識別情報を元に制御するスイッチ制御回路と、を含み、
前記転送制御部は、前記識別信号が前記制御チップから供給されると当該識別信号を前段のチップから後段のチップへ伝送し、前記制御チップが供給するクロック信号のｎ番目のパルスに基づいて、前記識別信号が表す前記識別情報を前記第２の記憶領域に書き込み、当該書き込みが終了するまで前記クロック信号の後段のチップへの伝送を阻止し、前記第２の記憶領域への書き込みが終了した後、前記クロック信号の後段のチップへ伝送を許容し、
前記制御チップは、前記コマンドによって前記第１及び第２のチップを排他的にアクセスし、
前記第１及び第２のチップのスイッチ制御回路は、前記コマンド及び前記識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する、
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のチップのそれぞれは、更に、
前段のチップから供給されるクロック信号を後段のチップへ伝送する第１の転送部と、
前記前段のチップから供給される前記識別信号を前記後段のチップへ伝送する信号経路部と、
前記信号経路部に接続される第２の転送部と、
前記クロック信号に基づいて前記第１及び第２の転送部のそれぞれの電気的な導通論理を、互いに排他的に制御する転送制御部と、を含み、
第２の記憶領域は、前記第２の転送部を介して前記第１及び第２のチップにそれぞれ対応する識別情報を記憶する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御チップが前記第１及び第２のチップの両者とデータのアクセスを実行しないスタンバイであるとき、前記第１及び第２のチップのスイッチ制御回路は、それぞれ対応する前記第１のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のチップがアクセスされた時、前記第１のチップのスイッチ制御回路は前記第１のチップの第１のスイッチ回路を非導通から導通に制御し、且つ、前記第２のチップのスイッチ制御回路は前記第２のチップの第１のスイッチ回路を非導通に維持する、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のチップのスイッチ制御回路は、前記コマンドを基準とした所定のレイテンシ後に、それぞれ対応する第１のスイッチ回路を非導通から導通に制御する、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記データは、時系列な複数のデータをセットとする複数のビットで構成され、
前記第１及び第２のチップのスイッチ制御回路は、前記レイテンシ後であり且つ前記複数のデータのアクセス後に、それぞれ対応する第１のスイッチ回路を導通から非導通に制御する、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記コマンドは、リードコマンド及びライトコマンドの少なくともいずれか一つであり、
前記スイッチ制御回路は、前記リードコマンド及びライトコマンドによって、前記データを通信するように前記第１のスイッチ回路を制御する、
請求項５又は６に記載の半導体装置。
【請求項８】
前記制御チップは、更に、前記リードコマンド及びライトコマンドの供給前にアクティブコマンドを前記第１及び第２のチップへ供給し、
前記第１及び第２のチップのスイッチ制御回路は、更に、前記アクティブコマンドに応じて、それぞれ対応する前記第１の記憶領域を活性化する、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のチップは、更に、第２のデータ線に含まれ、前記第１及び第２のチップをそれぞれ貫通し、互いに電気的に接続する第３及び第４の貫通電極、を備え、
前記第１及び第２のチップのそれぞれは、更に、
第３及び第４のノードを有し、それぞれ対応する前記第３及び第４の貫通電極のノードに前記第３のノードが接続し、前記第１のスイッチ回路の第２のノード且つ前記入力回路及び前記出力回路に前記第４のノードが接続する第２のスイッチ回路を含み、
前記第１及び第２のチップのスイッチ制御回路は、更に、前記コマンド及び前記識別情報に応じてそれぞれ対応する前記第２のスイッチ回路を共に非導通に制御する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項１０】
更に、前記第１及び第２のチップとそれぞれ同一構造である第３及び第４のチップを備え、
前記第３及び第４のチップは、
前記第３及び第４のチップをそれぞれ貫通し、前記第１及び第２の貫通電極に接続されるとともに互いに電気的に接続され、前記第１のデータ線に含まれる第５及び第６の貫通電極と、
前記第３及び第４のチップをそれぞれ貫通し、前記第３及び第４の貫通電極に接続されるとともに互いに電気的に接続され、前記第２のデータ線（ＤＱ１００ライン）に含まれる第７及び第８の貫通電極と、を備え、
前記第３及び第４のチップがそれぞれ含む前記第１及び第２のスイッチ回路、前記入力回路、前記出力回路、及び前記スイッチ制御回路のそれぞれは、
前記第１のスイッチ回路の前記第１のノードが、それぞれ対応する前記第５及び第６の貫通電極のノードに接続し、
前記第２のスイッチ回路の前記第３のノードが、それぞれ対応する前記第７及び第８の貫通電極のノードに接続し、
前記第１のスイッチ回路の前記第２のノード及び前記第２のスイッチ回路の前記第３のノードが、前記入力回路及び前記出力回路に接続し、
前記スイッチ制御回路が、それぞれ対応する前記第１及び第２のスイッチ回路の電気的な導通及び非導通を、前記コマンド及び前記識別情報を元に制御し、
前記制御チップは、更に、前記コマンドを元に前記第２のデータ線を介して前記第３及び第４のチップと排他的にデータを通信し、
前記第３及び第４のチップの前記スイッチ制御回路は、前記コマンド及び前記識別情報に応じて、それぞれ対応する前記第１のスイッチ回路を共に非導通に制御し、且つ前記コマンド及び前記識別情報に応じてそれぞれ対応する第２のスイッチ回路を互いに排他的に制御する、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御チップが前記第１乃至第４のチップのいずれともデータのアクセスを実行しないスタンバイであるとき、前記第１乃至第４のチップのスイッチ制御回路は、それぞれ対応する前記第１のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第３のチップがアクセスされた時、前記第１及び第３のチップのスイッチ制御回路は前記第１及び第３のチップの第１のスイッチ回路をそれぞれ非導通から導通に制御し、且つ、前記第２及び第４のチップのスイッチ制御回路は前記第２及び第４のチップの第１のスイッチ回路をそれぞれ非導通に維持する、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１乃至第４のチップのスイッチ制御回路は、前記コマンドを基準とした所定のレイテンシ後に、それぞれ対応する第１のスイッチ回路を非導通から導通に制御する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記データは、時系列な複数のデータをセットとする複数のビットで構成され、
前記第１乃至第４のチップのスイッチ制御回路は、それぞれ、前記レイテンシ後であり且つ前記複数のデータのアクセス後に、対応する第１のスイッチ回路を導通から非導通に制御する、
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記コマンドは、リードコマンド及びライトコマンドの少なくともいずれか一つであり、
前記スイッチ制御回路は、前記リードコマンド及びライトコマンドによって、前記データを通信するように前記第１のスイッチ回路を制御する、
ことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記制御チップは、更に、前記リードコマンド及びライトコマンドの供給前にアクティブコマンドを前記第１乃至第４のチップへ供給し、
前記第１乃至第４のチップのスイッチ制御回路は、更に、前記アクティブコマンドに応じて、それぞれ対応する前記第１の記憶領域を活性化する、
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記出力回路は、更に、終端回路を含み、
前記スイッチ制御回路は、対応する前記出力回路が接続する少なくとも一つのスイッチ回路が導通であるとき対応する終端回路を活性化する、
ことを特徴とする請求項１乃至１６のいずれか一つに記載の半導体装置。
【請求項１８】
前記制御チップは、更に、前記コマンドを供給する論理スイッチ制御回路、並びに、前記データを通信する入力回路及び出力回路、その出力回路に含まれる終端回路を含み、その終端回路は、前記コマンドがいずれかのチップをアクセスする時に活性化される、ことを特徴とする請求項１乃至１６のいずれか一つに記載の半導体装置。
【請求項１９】
前記信号経路部は、前記第１のデータ線に対応し、
前記第２の転送部は、前記第１のスイッチ回路に対応する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項２０】
前記信号経路部は、前記第１及び第２のデータ線の少なくとも一つに対応し、
前記第２の転送部は、前記第１及び第２のスイッチ回路の少なくとも一つに対応する、
ことを特徴とする請求項９または１０に記載の半導体装置。
【請求項１】
直列に多段接続された第１及び第２のチップと、
前記第１及び第２のチップをそれぞれ貫通し、互いに電気的に接続する第１及び第２の貫通電極と、
前記第１及び第２の貫通電極を含む第１のデータ線を介して前記第１及び第２のチップとそれぞれデータを通信するとともに、前記第１及び第２のチップへ前記データをアクセスするコマンドを供給する制御チップと、を備え、
前記第１及び第２のチップのそれぞれは、
前記データを記憶する第１の記憶領域と、
転送制御部と、
前記転送制御部によって、前記第１及び第２のチップにそれぞれ対応する識別情報を記憶する第２の記憶領域と、
第１及び第２のノードを有し、それぞれ対応する前記第１及び第２の貫通電極のノードに前記第１のノードが接続する第１のスイッチ回路と、
前記第１のスイッチ回路の第２のノードに接続し、前記第１のスイッチ回路を介して前記制御チップが供給したデータを入力データとして受信し、前記入力データを前記第１の記憶領域に出力する入力回路と、
前記第１のスイッチ回路の第２のノードに接続し、前記第１の記憶領域が供給したデータを出力データとして受信し、前記第１のスイッチ回路を介して前記出力データを前記制御チップに出力する出力回路と、
前記第１のスイッチ回路の電気的な導通及び非導通を、前記データをアクセスするコマンド及び前記識別情報を元に制御するスイッチ制御回路と、を含み、
前記転送制御部は、前記識別信号が前記制御チップから供給されると当該識別信号を前段のチップから後段のチップへ伝送し、前記制御チップが供給するクロック信号のｎ番目のパルスに基づいて、前記識別信号が表す前記識別情報を前記第２の記憶領域に書き込み、当該書き込みが終了するまで前記クロック信号の後段のチップへの伝送を阻止し、前記第２の記憶領域への書き込みが終了した後、前記クロック信号の後段のチップへ伝送を許容し、
前記制御チップは、前記コマンドによって前記第１及び第２のチップを排他的にアクセスし、
前記第１及び第２のチップのスイッチ制御回路は、前記コマンド及び前記識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する、
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のチップのそれぞれは、更に、
前段のチップから供給されるクロック信号を後段のチップへ伝送する第１の転送部と、
前記前段のチップから供給される前記識別信号を前記後段のチップへ伝送する信号経路部と、
前記信号経路部に接続される第２の転送部と、
前記クロック信号に基づいて前記第１及び第２の転送部のそれぞれの電気的な導通論理を、互いに排他的に制御する転送制御部と、を含み、
第２の記憶領域は、前記第２の転送部を介して前記第１及び第２のチップにそれぞれ対応する識別情報を記憶する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御チップが前記第１及び第２のチップの両者とデータのアクセスを実行しないスタンバイであるとき、前記第１及び第２のチップのスイッチ制御回路は、それぞれ対応する前記第１のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のチップがアクセスされた時、前記第１のチップのスイッチ制御回路は前記第１のチップの第１のスイッチ回路を非導通から導通に制御し、且つ、前記第２のチップのスイッチ制御回路は前記第２のチップの第１のスイッチ回路を非導通に維持する、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２のチップのスイッチ制御回路は、前記コマンドを基準とした所定のレイテンシ後に、それぞれ対応する第１のスイッチ回路を非導通から導通に制御する、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記データは、時系列な複数のデータをセットとする複数のビットで構成され、
前記第１及び第２のチップのスイッチ制御回路は、前記レイテンシ後であり且つ前記複数のデータのアクセス後に、それぞれ対応する第１のスイッチ回路を導通から非導通に制御する、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記コマンドは、リードコマンド及びライトコマンドの少なくともいずれか一つであり、
前記スイッチ制御回路は、前記リードコマンド及びライトコマンドによって、前記データを通信するように前記第１のスイッチ回路を制御する、
請求項５又は６に記載の半導体装置。
【請求項８】
前記制御チップは、更に、前記リードコマンド及びライトコマンドの供給前にアクティブコマンドを前記第１及び第２のチップへ供給し、
前記第１及び第２のチップのスイッチ制御回路は、更に、前記アクティブコマンドに応じて、それぞれ対応する前記第１の記憶領域を活性化する、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のチップは、更に、第２のデータ線に含まれ、前記第１及び第２のチップをそれぞれ貫通し、互いに電気的に接続する第３及び第４の貫通電極、を備え、
前記第１及び第２のチップのそれぞれは、更に、
第３及び第４のノードを有し、それぞれ対応する前記第３及び第４の貫通電極のノードに前記第３のノードが接続し、前記第１のスイッチ回路の第２のノード且つ前記入力回路及び前記出力回路に前記第４のノードが接続する第２のスイッチ回路を含み、
前記第１及び第２のチップのスイッチ制御回路は、更に、前記コマンド及び前記識別情報に応じてそれぞれ対応する前記第２のスイッチ回路を共に非導通に制御する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項１０】
更に、前記第１及び第２のチップとそれぞれ同一構造である第３及び第４のチップを備え、
前記第３及び第４のチップは、
前記第３及び第４のチップをそれぞれ貫通し、前記第１及び第２の貫通電極に接続されるとともに互いに電気的に接続され、前記第１のデータ線に含まれる第５及び第６の貫通電極と、
前記第３及び第４のチップをそれぞれ貫通し、前記第３及び第４の貫通電極に接続されるとともに互いに電気的に接続され、前記第２のデータ線（ＤＱ１００ライン）に含まれる第７及び第８の貫通電極と、を備え、
前記第３及び第４のチップがそれぞれ含む前記第１及び第２のスイッチ回路、前記入力回路、前記出力回路、及び前記スイッチ制御回路のそれぞれは、
前記第１のスイッチ回路の前記第１のノードが、それぞれ対応する前記第５及び第６の貫通電極のノードに接続し、
前記第２のスイッチ回路の前記第３のノードが、それぞれ対応する前記第７及び第８の貫通電極のノードに接続し、
前記第１のスイッチ回路の前記第２のノード及び前記第２のスイッチ回路の前記第３のノードが、前記入力回路及び前記出力回路に接続し、
前記スイッチ制御回路が、それぞれ対応する前記第１及び第２のスイッチ回路の電気的な導通及び非導通を、前記コマンド及び前記識別情報を元に制御し、
前記制御チップは、更に、前記コマンドを元に前記第２のデータ線を介して前記第３及び第４のチップと排他的にデータを通信し、
前記第３及び第４のチップの前記スイッチ制御回路は、前記コマンド及び前記識別情報に応じて、それぞれ対応する前記第１のスイッチ回路を共に非導通に制御し、且つ前記コマンド及び前記識別情報に応じてそれぞれ対応する第２のスイッチ回路を互いに排他的に制御する、
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御チップが前記第１乃至第４のチップのいずれともデータのアクセスを実行しないスタンバイであるとき、前記第１乃至第４のチップのスイッチ制御回路は、それぞれ対応する前記第１のスイッチ回路を共に非導通に制御する、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第３のチップがアクセスされた時、前記第１及び第３のチップのスイッチ制御回路は前記第１及び第３のチップの第１のスイッチ回路をそれぞれ非導通から導通に制御し、且つ、前記第２及び第４のチップのスイッチ制御回路は前記第２及び第４のチップの第１のスイッチ回路をそれぞれ非導通に維持する、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１乃至第４のチップのスイッチ制御回路は、前記コマンドを基準とした所定のレイテンシ後に、それぞれ対応する第１のスイッチ回路を非導通から導通に制御する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記データは、時系列な複数のデータをセットとする複数のビットで構成され、
前記第１乃至第４のチップのスイッチ制御回路は、それぞれ、前記レイテンシ後であり且つ前記複数のデータのアクセス後に、対応する第１のスイッチ回路を導通から非導通に制御する、
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記コマンドは、リードコマンド及びライトコマンドの少なくともいずれか一つであり、
前記スイッチ制御回路は、前記リードコマンド及びライトコマンドによって、前記データを通信するように前記第１のスイッチ回路を制御する、
ことを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
前記制御チップは、更に、前記リードコマンド及びライトコマンドの供給前にアクティブコマンドを前記第１乃至第４のチップへ供給し、
前記第１乃至第４のチップのスイッチ制御回路は、更に、前記アクティブコマンドに応じて、それぞれ対応する前記第１の記憶領域を活性化する、
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記出力回路は、更に、終端回路を含み、
前記スイッチ制御回路は、対応する前記出力回路が接続する少なくとも一つのスイッチ回路が導通であるとき対応する終端回路を活性化する、
ことを特徴とする請求項１乃至１６のいずれか一つに記載の半導体装置。
【請求項１８】
前記制御チップは、更に、前記コマンドを供給する論理スイッチ制御回路、並びに、前記データを通信する入力回路及び出力回路、その出力回路に含まれる終端回路を含み、その終端回路は、前記コマンドがいずれかのチップをアクセスする時に活性化される、ことを特徴とする請求項１乃至１６のいずれか一つに記載の半導体装置。
【請求項１９】
前記信号経路部は、前記第１のデータ線に対応し、
前記第２の転送部は、前記第１のスイッチ回路に対応する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項２０】
前記信号経路部は、前記第１及び第２のデータ線の少なくとも一つに対応し、
前記第２の転送部は、前記第１及び第２のスイッチ回路の少なくとも一つに対応する、
ことを特徴とする請求項９または１０に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−４１６３６（Ｐ２０１３−４１６３６Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７６５４８（Ｐ２０１１−１７６５４８）
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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