【課題】終端領域の耐圧が高く、終端領域の面積が小さい半導体装置を提供する。
【解決手段】本発明の実施形態の半導体装置は、第１導電形の第１の半導体層２、第２導電形のガードリング層５、第１のＦＰ絶縁膜８、第２のＦＰ絶縁膜８ａ、第１のＦＰ電極９、第２のＦＰ電極９ａ、第１の層間絶縁膜１２、ゲート絶縁膜１１、ゲート電極１３、第１の電極１６、及び第２の電極１７を備える。第２のトレンチ７は、第１の半導体層の第１の表面から第１の半導体層中に延伸し、複数の第１のトレンチ６を囲み、ガードリング層の端を終端する。第１のＦＰ電極は、第１のトレンチ内に第１のＦＰ絶縁膜を介して設けられる。第２のＦＰ電極は、第１のＦＰ電極と電気的に接続され、第２のＦＰ絶縁膜を介して、ガードリング層上から、第２のトレンチの第１のトレンチ側の側壁上を経て、第２のトレンチの底部上を第１のトレンチとは反対側に向かって延伸して設けられる。 （もっと読む）

【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】 半導体装置の耐圧の低下を抑制する。
【解決手段】 半導体装置５４は、半導体基板５０と、半導体基板の表面上に配置される絶縁膜２０と、絶縁膜の表面上に配置される電極１６，２８と、電極１６，１８に電圧を印加する電圧印加回路４４を有している。半導体基板５０は、セル領域１００と、そのセル領域に隣接する非セル領域２００とを備える。セル領域１００には半導体素子が形成されており、非セル領域２００には耐圧構造が形成されている。絶縁膜２０は、非セル領域の表面に形成されている。電極１６，１８は、半導体基板から電気的に分離されている。電圧印加回路４４は、半導体素子に電圧が印加されていない期間の少なくとも一部において電極１６，１８に電圧を印加する。 （もっと読む）

【課題】耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、ＭＯＳＦＥＴとして機能する第１領域、及び第１領域に隣接する第２領域を有する。第２領域は、第１半導体層、複数の第２トレンチ、第２絶縁層、及びフローティング電極層を有する。複数の第２トレンチは、第１半導体層の上面側から第１半導体層内に延びる。第２絶縁層は、第２トレンチの内壁に沿って形成される。フローティング電極層は、第２絶縁層を介して第２トレンチを埋めるように形成され且つフローティングとされる。 （もっと読む）

【課題】耐圧の向上、及び容量の低減を図ることができる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、基板と、第１導通部と、第２導通部と、半導体部と、第１電極部と、第２電極部と、第１絶縁部と、第２絶縁部と、を備える。第１導通部はＺ軸方向に延在する。第２導通部はＺ軸方向に延在し、Ｘ軸方向に沿って第１導通部と離間する。半導体部は、第１導通部と第２導通部とのあいだに設けられる。第１電極部は、第１導通部と第２導通部とのあいだでＺ軸方向に延在する。第２電極部は、第１電極部と第２導通部とのあいだでＺ軸方向に延在し、第１電極部と離間する。第１絶縁部は、第１電極部と半導体部とのあいだに設けられ、第１電極部の境界面の法線方向に第１の厚さを有する。第２絶縁部は、第２電極部と半導体部とのあいだに設けられ、第２電極部の境界面の法線方向に、第１の厚さよりも厚い第２の厚さを有する。 （もっと読む）

【課題】終端領域の耐圧が高い電力用半導体装置を提供する。
【解決手段】実施形態に係る電力用半導体装置は、第１電極と、前記第１電極上に設けられ、その上面におけるセル領域と終端領域との境界を含む領域に終端トレンチが形成された半導体基板と、前記終端トレンチの内面上に設けられた絶縁部材と、を備える。前記半導体基板は、前記第１電極に接続された第１導電形の第１部分と、第１導電形であり、実効的な不純物濃度が前記第１部分の実効的な不純物濃度よりも低い第２部分と、前記セル領域における前記第２部分上に設けられ、前記第２電極に接続された第２導電形の第３部分と、前記第３部分上に選択的に設けられ、前記第２電極に接続された第１導電形の第４部分と、を有する。そして、前記セル領域から前記終端領域に向かう方向において、前記絶縁部材は、前記第３部分と前記第２部分との間に配置されている。 （もっと読む）

【課題】ＩＧＢＴ素子と還流ダイオード素子が同一の半導体基板に併設された構成において、スイッチング特性の悪化を抑制しつつ、スナップバックの発生を抑制する半導体装置を提供する。
【解決手段】ＩＧＢＴ素子と還流ダイオード素子が同一の半導体基板に併設され、半導体基板のドリフト層とＩＧＢＴ素子のコレクタ層との間にバッファ層が設けられた構成の半導体装置において、バッファ層が、ドリフト層に較べて不純物濃度が高い第１バッファ層と、第１バッファ層に較べて不純物濃度が低い第２バッファ層と、から構成され、第２バッファ層がコレクタ層の少なくとも一部に接する構成とする。 （もっと読む）

【課題】ナノ構造を有し、発光効率などの光電変換効率に優れたｐｎ接合素子を提供すること。
【解決手段】ｐ型半導体材料およびｎ型半導体材料のうちの一方の無機成分からなるマトリックス中に、ｐ型半導体材料およびｎ型半導体材料のうちの他方の無機成分が、柱状、ジャイロイド状および層状からなる群から選択される形状で、三次元的且つ周期的に配置しており、繰り返し構造の一単位の長さの平均値が１ｎｍ〜１００ｎｍである三次元的周期構造を有しているナノヘテロ構造体と、ｐ型半導体層と、ｎ型半導体層と、を備えており、
前記ナノヘテロ構造体中の前記ｐ型半導体材料と前記ｎ型半導体材料とによって形成されているｐｎ接合面の端部が前記ｐ型半導体層および前記ｎ型半導体層のうちの少なくとも一方の半導体層の表面と接触するように、前記ｐ型半導体層と前記ｎ型半導体層とが前記ナノヘテロ構造体を挟持していることを特徴とするナノヘテロ構造ｐｎ接合素子。 （もっと読む）

【課題】耐圧を向上させ、オン抵抗を下げることが可能な半導体装置を提供する。
【解決手段】一の実施の形態に係る半導体装置は、第１領域と、第２領域とを備える。第１領域は、ＭＯＳＦＥＴのドレイン電極と、第１の不純物濃度を有する半導体基板と、第１の不純物濃度よりも小さい第２の不純物濃度を有する第１半導体層と、第１半導体層の表面に形成され第１の不純物濃度よりも小さく且つ第２の不純物濃度よりも大きい第３の不純物濃度を有する第２半導体層と、複数の第１トレンチと、第１トレンチに隣接する第３半導体層と、第１トレンチに隣接する第４半導体層と、ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、第４半導体層に接するＭＯＳＦＥＴのソース電極とを備える。第２領域は、半導体基板と、第２の不純物濃度を有する第１半導体層と、第１半導体層の上面に形成された第１絶縁層と、第１絶縁層の上面に形成されたソース電極とを備える。 （もっと読む）

【課題】ＰＮ接合の半導体素子の接合終端延長部の区域に段階的にエッジに向かって有効電荷密度が減少するように電荷を注入してエッジの強電界による電圧破壊を防止する。
【解決手段】ｐｎ接合を含み、このｐｎ接合のｐ導体層３とｎ導体層２の両方がドープした炭化珪素層を構成し、このｐｎ接合の高濃度にドープした導体層のエッジは、総電荷または有効表面電荷密度がこの主ｐｎ接合での初期値からこの接合の最外エッジでのゼロまたはほぼゼロまで、この接合の中心部から最外エッジの方へ半径方向に従って階段状に減少するようにマスク１０の幅を最外エッジに向けて段階的に減少するようにさせながら電荷注入を繰返して行う。 （もっと読む）