【課題】ナノギャップ電極間の距離が一定の素子を容易に量産することができる、ナノギャップ電極を有する素子の製造方法を提供する。
【解決手段】ナノギャップ電極を有する素子１の製造方法において、第１電極２０を形成する第１電極形成ステップと、第１電極２０の上面にスペーサ３０を形成するスペーサ形成ステップと、スペーサ３０の上面と接する第２電極６０を形成する第２電極形成ステップと、スペーサ３０を除去することによって、間隙７０を形成するスペーサ除去ステップと、を有することを特徴とする。 （もっと読む）

誘電率の低い高バンドギャップ材料として機能するオープン・ボリュームを含む選択デバイスを開示する。このオープン・ボリュームは、より非線形で非対称なＩ-Ｖ曲線および向上した整流化挙動を選択デバイス中で実現することができる。この選択デバイスは、たとえば金属-絶縁体-絶縁体-金属（ＭＩＩＭ）デバイスを含むことがある。選択デバイスおよびこうした選択デバイスを含むメモリ・システムを形成するのに様々な方法を使用することができる。メモリ・デバイスおよび電子システムが、こうした選択デバイスを含む。 （もっと読む）

【課題】メモリセル間の短絡を防ぐことで、リーク電流を低減する、抵抗変化型不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の絶縁層１１上に設けられ、かつ第１の方向に延在する第１の配線層１３と、第１の配線層１３上に柱状に設けられ、かつ直列に接続された非オーミック素子１８と可変抵抗素子１４とを含む不揮発性メモリセルＭＣと、メモリセルＭＣ上に設けられ、かつ面内方向に単一の層で構成されたバリア層２１と、バリア層２１上に設けられ、かつ面内方向に単一の層で構成された導電層３０と、第１の絶縁層１１上に設けられ、かつメモリセルＭＣ、バリア層２１及び導電層３０の側面を覆う第２の絶縁層２０と、導電層３０上に設けられ、かつ第２の方向に延在する第２の配線層２２とを含む。 （もっと読む）

【課題】金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有した双方向ダイオードにおいて、オン／オフ電流比を向上させることができる構造および、その製造方法を提供すること。
【解決手段】上に向かって凸型の形状を有する下部電極２０３を形成する工程と、その上に堆積表面の角度に対して堆積レートが異なる成膜法を用いて半導体層または絶縁体層２０２を形成する工程と、その上に上部電極２０１を形成する工程と、を備えることを特徴とする。
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン／オフ電流比を向上させることができる。 （もっと読む）

本発明は、量子力学トンネル効果に基づくトリプルゲート又はマルチゲート素子に関する。本素子は、電子がトンネリング可能なギャップによって隔てられた少なくとも二つのトンネル電極を基質上に有する。本発明による素子は、ギャップに電界を印加して、その電界による偏向によって、トンネル電極の間をトンネリングする電子の経路を延ばすための手段を有する。一般的に、トンネル電極の間のトンネル電流の方向に対して垂直で、かつ基質に対して平行に延びる電界成分を有する電界をギャップに印加するための手段を配備することができる。トンネル電極の間のトンネル電流は、電子がギャップ内を進む経路長に対して指数関数的に依存するので、そのような電界は、トンネリング確率に対して、、そのため制御すべきトンネル電流に対して大きな逆増幅率を有する。そのような素子は、例えば、大きな増幅率の非常に速いスイッチングトランジスタとして動作することができ、そのため半導体であってはならない。
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本発明は、ペーパーと称される天然セルロース系材料、合成繊維又はそれらを混合した繊維の使用と製造、及び、Ｃ−ＭＯＳ構造の電子デバイスであってインターストレートと呼ばれる新規な電界効果型の電子又は光電子デバイスを製造する際に物理的かつ誘電性支持体として用いられるものの製造方法に関する。その機能は、電子又はイオンの電荷を蓄積するペーパーの単位面積当たりの容量、ペーパーを形成する繊維がペーパーの表面と厚みに沿って分布する密度に加えて、イオン結合性又は共有結合性の能動半導体によってコーティングされる繊維の表面積に依存する。そして、新規な一体化したインターストレートの概念に基づき、モノリシック又はハイブリッド型の、可撓性を有して自立可能なデバイス、使い捨てデバイスの製造を可能にする。
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【課題】低電圧印可で大きく電気抵抗が変化するプルシアンブルー型金属錯体を利用した電気抵抗スイッチング素子を提供する。
【解決手段】下記金属原子Ｍ_A及び下記金属Ｍ_Ｂの間をシアノ基が架橋してなるプルシアンブルー型金属錯体を薄膜化し、二種類の金属を接触させて電気抵抗スイッチとする。
［金属原子Ｍ_Ａは、バナジウム、クロム、モリブデン、タングステン、マンガン、鉄、ルテニウム、コバルト、ニッケル、白金、及び銅からなる群より選ばれる一種または二種以上の金属原子である。金属原子Ｍ_Ｂは、バナジウム、クロム、マンガン、鉄、ルテニウム、コバルト、ロジウム、ニッケル、パラジウム、白金、銅、銀、亜鉛、ランタン、ユーロピウム、ガドリニウム、ルテチウム、バリウム、ストロンチウム、及びカルシウムからなる群より選ばれる一種または二種以上の金属原子である。］ （もっと読む）

【課題】 雷電流の通過による熱応力でもって非線形抵抗素子に発生するひび割れを容易に抑制する。
【解決手段】 サージ電圧に対しては低抵抗、通常の対地電圧に対しては高抵抗を示す非直線性の電流電圧特性を有する酸化亜鉛を主成分とする複数の非線形抵抗素子２ａ，２ｂ，２ｃを積層し、その積層体の外周面に絶縁外被体を被着した避雷器において、各非線形抵抗素子２ａ，２ｂ，２ｃの積層面に、雷電流の通過による熱応力で発生するひび割れを抑制するひび割れ抑制手段３として、導電性を有する金属部材３ａ，３ｂ，３ｃを接合する。 （もっと読む）

【課題】可変抵抗素子の電流密度を増加させると共に、メモリセル全体での消費電力を低減することができる不揮発性半導体装置及びその製造方法を提供する。
【解決手段】複数の第１の配線ＷＬと、これら複数の第１の配線ＷＬと交差する複数の第２の配線ＢＬと、第１及び第２の配線ＷＬ，ＢＬの交差部で両配線間に接続され、抵抗値の変化で情報を記憶する可変抵抗素子ＶＲと、非オーミック素子ＮＯを含むメモリセルとを有する。ワード線ＷＬ側からビット線ＢＬ側へと非オーミック素子ＮＯ、可変抵抗素子ＶＲ及び電極ＥＬがこの順に配置されて形成された柱状のメモリセルは、可変抵抗素子ＶＲの断面積が他の部分の断面積よりも小さくなるように、非オーミック素子ＮＯ側から電極ＥＬ側へと断面積を徐々に減少させたテーパ状に形成されている。 （もっと読む）

【課題】多層構造体の積層方向への配線形成工程を削減してコスト低減を図る。
【解決手段】セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。各セルアレイ層ＭＡの第１又は第２の配線と半導体基板５１とをそれぞれ個別に接続するセルアレイ層の積層方向に延びる複数のビアＺＢを有する。ビアＺＢは、複数のセルアレイ層ＭＡに跨って連続的に形成され、且つ始端位置と終端位置とが等しい複数のビアＺＢが、異なるセルアレイ層の第１又は第２の配線に接続されている。 （もっと読む）