【課題】メモリに蓄積されたデジタル形式の波形データをデジタル・アナログ変換器によりアナログ信号に変換して出力する任意波形発生器の周波数特性を補正する。
【解決手段】波形作成ソフトウェアによりデジタル形式の波形データを作成する（ステップ４０）。予め求めた任意波形発生器のＳパラメータ（ステップ４２）に応じて、作成済みデジタル形式の波形データを補正する（ステップ４４）。この補正したデジタル形式の波形データをメモリに蓄積する（ステップ４６）。 （もっと読む）

【課題】高い周波数の信号を生成でき、量子化誤差も少なく、スペクトル純度特性に優れ、省リソースを実現できるようにした数値制御発振器を提供する。
【解決手段】
５項間の漸化式ループを利用してクロック周期毎に関数値を生成する数値制御発振器であって、２クロック周期前に生成した関数値に乗数Ｍ₋＝２｛cos（２Δω）−cos（Δω）｝を乗算する１クロックレイテンシの乗算器２１と、該乗算器２１の出力と１クロック周期前の関数値と３クロック前の関数値とをそのまま加算し且つ４クロック周期前の関数値を正負を反転して加算する加算器３１とを有する発振回路と、前記乗数Ｍ₋を生成して該発振器に供給する乗数生成回路とを備える。 （もっと読む）

【課題】位相に不連続を生じさせずに信号を生成する。
【解決手段】処理部６は、一の通過帯域の周波数の第１信号Ｓ１を第１ＤＤＳ３２で生成し、フィルタ３５を介して出力信号Ｓｏとして出力させている状態において、出力信号Ｓｏの周波数を一の通過帯域に隣接する他の通過帯域（フィルタ３６の通過帯域）の他の周波数に変更する際に、第１切替部３４に対する切替制御を実行して第２ＤＤＳ３３をフィルタ３６に接続すると共に、周波数設定制御を実行することによって各ＤＤＳ３２，３３から出力される各信号Ｓ１，Ｓ２の周波数を一の通過帯域と他の通過帯域との重複する帯域の共通周波数に設定し、次いで、第２ＤＤＳ３３に対する位相設定制御を実行して第２信号Ｓ２の位相をフィルタ３５から出力されている第１信号Ｓ１の位相に一致させた後に、第２切替部３９に対する切替制御を実行して、出力信号Ｓｏを第１信号Ｓ１から第２信号Ｓ２に切り替える 。 （もっと読む）

【課題】 正弦波ＲＯＭテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路を提供する。
【解決手段】 周波数設定データをデータ分離部１で上位ビットと下位ビットに分離し、位相内挿補正値出力部１０が下位ビットの累積によるオーバーフローで補正パラメータ１を出力し、下位ビットの積分値から得られた補正値を補正パラメータ２として出力し、上位ビットのデータに補正パラメータ１を正弦波ＲＯＭアドレス生成部２で加算して積分して正弦波ＲＯＭテーブル５で対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部６で直交成分に補正パラメータ２を乗算し、同相成分との差分を演算することで、位相補正を行うＤＤＳ回路である。 （もっと読む）

【課題】不要波成分を確実に抑圧することのできる周波数シンセサイザを得る。
【解決手段】クロック信号源１と、クロック信号Ｃのクロック周波数において互いに９０度位相差となる第１および第２のクロック信号Ｃ_１、Ｃ_２に電力分配する９０度電力分配回路１２と、クロック信号Ｃに同期して、外部からの制御信号ｋに応じた第１および第２のデジタル信号Ａ_１、Ａ_１を生成するデジタル振幅データ生成回路５０と、第１のクロック信号Ｃ_１に同期して、第１のデジタル信号Ａ_１に応じた第１のアナログ信号Ｂ_１を生成するＤＡＣ１０と、第２のクロック信号Ｃ_２に同期して、第２のデジタル信号Ａ_２に応じた第２のアナログ信号Ｂ_２を生成するＤＡＣ１１と、第１および第２のアナログ信号Ｂ_１、Ｂ_２を合成する合成回路１３とを備えている。 （もっと読む）

【課題】比較的低い周波数のサンプリング周波数を用いつつ、生成する信号の周波数帯域を拡張し、より高周波域までの任意波形の信号を生成可能とする。
【解決手段】目的信号を複数の周波数領域で分割し、コントローラ２から各信号処理モジュールＭ１〜Ｍ４に各周波数領域のスペクトル情報を与え、各モジュールで各周波数領域の信号を生成して混合器３で合成することにより、必要なサンプリング周波数を低減しつつ目的信号を得る。このとき、コントローラ２は、信号処理モジュール毎の遅延時間差に相当する初期位相分で各信号処理モジュールへ入力するスペクトル情報（位相）を補正し、更に、信号処理モジュール毎の遅延時間差に起因した出力データの立ち上がり部分，立下り部分の少なくとも一方の不連続点を、混合器３の出力段に設けたスイッチ部４を介して除去する。 （もっと読む）

【課題】低電圧で広帯域の動作が可能であり、回路面積の縮小が可能な高周波信号生成回路を提供する。
【解決手段】信号発生回路１３は、出力信号の周波数と同一の周波数の信号を発生する。遅延手段１４は、複数の遅延回路１７を有し、信号発生回路１３により発生された信号を遅延する。選択手段１５は、複数の遅延回路１７の出力信号を選択する。合成手段１９は、選択手段１５により選択された信号を合成し、出力信号を出力する。制御手段１２は、出力信号の波形形状を設定するデータ、及び出力信号の少なくとも振幅、位相及び周波数を設定する制御信号に基づき、選択手段１５を制御する。 （もっと読む）

本発明によれば、少なくとも、関連した第１の発振器周波数及び周期を有する第１の設定と、関連した第２の発振器周波数及び周期を有する第２の設定との切り替えを発信器に許可する切換装置と、前記切換装置を制御する制御装置と、を備える電子発振器を提供するステップと、中間周波数及び周期を有する出力信号を生成するために少なくとも前記第１の設定と前記第２の設定との間で前記発振器をディザリングさせるステップと、を含み、前記ディザリングは、前記出力信号周波数の連続サイクルに亘る各出力信号周期の予め定められた一部に対して前記第１の設定から前記第２の設定に切り替えられることによって遂行されることを特徴とする出力信号を生成する方法が提供される。 （もっと読む）

【課題】ディジタル信号からなる周波数信号のビット数を減数処理するにあたり、不要な周波数成分（スプリアス）の発生を抑制することができるディジタル信号処理装置を提供する。
【解決手段】信号出力部１０は周波数信号をビットデータからなるディジタル信号により出力し、加算部１６はビットデータに、不要周波数成分の発生を抑制するためのノイズデータを加算する。減数処理部１１は加算部１６にて得られたビットデータが正であるか負であるかに応じて所定の処理を実行し、その後、ビットデータの各ビットを予め設定されたｍ桁（ｍは前記ビットデータのビット数よりも小さい整数）ずつ右へシフトさせてｍビット分切り落として減数し、切り落とされたビットのうち最大ビットを「０」捨「１」入する。 （もっと読む）

【課題】 温度によるクロックの変動を抑える。
【解決手段】 クロックを用いて信号を生成する信号処理部と、外部からの入力信号と前記信号処理部から出力された信号との位相差を検出し、前記位相差を示す信号を出力すると共に前記入力信号が無くなるとその直前の位相差の信号を出力する位相差検出部と、温度補償型の発振器からの出力信号に応じて前記位相差検出部からの出力に応じた値をカウントし、前記カウント値に基づいて基準信号を生成するデジタル発振器と、前記デジタル発振器からの基準信号と前記クロックを分周した信号との位相差に応じて前記クロックを生成するクロック生成部とを備える。 （もっと読む）