【課題】トランジスタの異常動作検出と異常信号出力の両機能を備えつつも小型化が図れるドライバ装置を提供する。
【解決手段】外部からの入力信号を受けてトランジスタを駆動制御するドライバ回路と、トランジスタのコレクタに接続されたセンス端子と、センス端子の電位と閾値電圧とを比較するコンパレータと、コンパレータの出力に基づいてセンス端子の電位を保持するラッチ回路と、コンパレータの出力に基づいてタイマー動作を開始するとともに所定時間経過後にセンス端子の電位の保持を解除するためのリセット信号をラッチ回路に出力するタイマー回路とを有し、センス端子の電位に基づいてトランジスタの異常動作を検出するセンス回路と、センス端子に接続され閾値電圧と同じかそれより高い電圧で動作し、異常信号を出力する異常信号出力回路とを備えている。 （もっと読む）

【課題】 プラズマディスプレイにおけるスキャンドライバにおいて、出力端子が短絡した場合に、素子破壊からＩＣを保護する。
【解決手段】 レベルシフト9、IGBT1、2、AND素子10を備え、入力信号IN1、IN2、IN3、PULSE_INを制御することにより、出力DOUTをHi/Lo/HiZ/擬似Hiの4状態に制御する。所定時間後に出力をHiから擬似Hiに遷移させることにより、出力短絡から素子を保護する。また、2組のインバータ回路間に並列接続されたNMOSを有し、NMOSのゲートに2段目のインバータ回路の出力を接続し、NMOSのソースにGND、ドレインに初段のインバータ回路の出力を接続した遅延回路をレベルシフト9のPULSE_INに接続することにより、遅延時間の温度依存性をほとんど無くすことができる。 （もっと読む）

【課題】直列接続ＩＧＢＴ３，４の接続点７のｄＶ／ｄｔによる誤動作発生時に、上下アーム短絡などの事故を回避できる高信頼性ＩＧＢＴ駆動装置を提供する。
【解決手段】高低圧側ＩＧＢＴ３，４は、デッドタイムを挟み相補的にオン／オフ制御される。これらデッドタイム期間中に、高圧側ＩＧＢＴ３をオフさせるリセットパルスＲＳを、例えば、次のような要領で発生させる。（１）低圧側ＩＧＢＴ４のオン指令ＬＤの直前に、（２）低圧側ＩＧＢＴ４のオン指令ＬＤの直前から、このオン指令ＬＤと重なる期間ｔｄをもつように、（３）デッドタイムＤＴ期間中、継続して、（４）低圧側ＩＧＢＴ４がオンとなる直前のデッドタイム期間中、継続して、（５）高圧側ＩＧＢＴ３のオン状態を観測したとき、低圧側ＩＧＢＴのオン指令を無効とするように、リセットパルスを生成する。 （もっと読む）

【課題】保護機能を有し、小型化が容易なパワートランジスタドライブ回路を提供する。
【解決手段】パワートランジスタの制御信号を出力する出力端子と、前記パワートランジスタの異常信号が入力される異常検出端子と、外部抵抗に流れる電流を電圧に変換するＩＶ変換回路と、ＡＤ変換回路と、ディジタル信号が保持される記憶回路と、前記記憶回路を用いて選択されるシャットダウン抵抗を少なくとも２つ含むソフトシャットダウン回路と、を備え、前記パワートランジスタのオフ状態において第１のシャットダウン抵抗が選択され、入力された前記異常信号により前記異常検出端子が低レベルに転じ、前記パワートランジスタをオフに切り替える前記制御信号が出力されると共に前記パワートランジスタのソフトシャットダウンが実行されることを特徴とするパワートランジスタドライブ回路が提供される。 （もっと読む）

【課題】本発明は素子のスイッチング特性を改善したゲート駆動回路に係り、素子のスイッチング特性を任意に決定でき、十分な短絡耐量と、定常損失の抑制ができるゲート駆動回路を提供することを目的とする。
【解決手段】パワースイッチング素子のゲートのオン動作を行うオン側回路を備える。該オン側回路は、第一オン電圧の電圧供給を行う第一オン電源、第一オン配線、および、ゲート駆動信号により制御され該第一オン配線に形成される第一オンスイッチを備える第一オン側電源回路と、
該パワースイッチング素子の定常状態に該ゲートに印加すべき電圧である第二オン電圧の電圧供給を行う第二オン電源、第二オン配線、該第二オン配線に形成される第二オンスイッチ、および、該ゲート駆動信号を遅延して該第二オンスイッチに伝達するオン側遅延回路を備える第二オン側電源回路と、
を備える。 （もっと読む）

【課題】主にスイッチング素子での電圧降下による電圧誤差の補償と同時にＰＷＭ信号のスイッチングタイミングを管理でき、ソフト演算負荷の増減及びハード回路の追加部分を最小限に抑えることができるＰＷＭ変調形電力変換器の制御技術を提供する。
【解決手段】ＰＷＭ信号を発生するＰＷＭ信号発生手段を有する半導体集積回路に、ＰＷＭタイマユニット１００として、外部からＰＷＭ信号より遅延して入力するパルス信号のパルス幅をカウントするカウンタ１０３Ａと、カウンタ１０３Ａのカウンタ値をＰＷＭ信号に同期して取り込むレジスタ１０３Ｂと、外部から入力するパルス信号の源信号となるアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段１０４とを備える。 （もっと読む）

【課題】 定常状態での不必要なターンオフ損失を低減し、装置の大型化を抑制する。
【解決手段】ＩＧＢＴ等の電圧駆動型素子のゲート駆動回路に、素子４のターンオフ時のサージ電圧を低減させるべく、素子４のコレクタ・ゲート間にツェナーダイオード１４を接続すると、そのツェナー電圧特性によっては定常状態でも動作するおそれがあるので、主回路直流電圧（実測値）とターンオフ電流（実測値）が或る設定値以下の場合には、ＦＥＴ等からなるスイッチ２０をオフ状態としてツェナーダイオード１４が動作しないようにすることで、不必要なターンオフ損失を阻止する。 （もっと読む）

【課題】スイッチング素子ＳＷを流れる電流と相関を有する電気的な状態量(センス電圧)の検出に基づき、上記電流が閾値以上であると判断される場合に、スイッチング素子ＳＷに過度の電流が流れる旨のフェール信号を生成するものにあって、ノイズの影響により誤ってフェール処理がなされること。
【解決手段】センス電圧が第１の閾値電圧ｖｒｅｆ１以上となる期間が規定時間Ｄｅｌａｙ１以上となる場合、ＯＲ回路４７の出力信号が論理「Ｈ」となることで、フェール信号生成回路５３からフェール信号ＦＬが出力される。ただし、スイッチング素子ＳＷの駆動信号がオフである場合には、ＡＮＤ回路５２の出力信号が論理「Ｌ」となるために、センス電圧が第１の閾値電圧ｖｒｅｆ１以上となる期間が規定時間Ｄｅｌａｙ１以上となっても、フェール信号ＦＬの生成が禁止される。 （もっと読む）

【課題】ターンオフスイッチング時に発生するノイズとスイッチング損失のトレードオフ特性を改善する。
【解決手段】直流電源に第１ＭＯＳＦＥＴ21と第２ＭＯＳＦＥＴ22とを直列に接続し、半導体素子1のゲート端子を第１ＭＯＳＦＥＴ21の負電位側端子と第２ＭＯＳＦＥＴ22の正電位側端子に接続し、半導体素子1のエミッタ端子を第２ＭＯＳＦＥＴ22の負電位側端子に接続するとともに、第２ＭＯＳＦＥＴ22と並列にコンデンサ25と第３ＭＯＳＦＥＴ23との直列回路を接続し、半導体素子1をターンオフさせるときは、第１ＭＯＳＦＥＴ21をオフさせた状態で第２，第３ＭＯＳＦＥＴ22,23をオンさせる。 （もっと読む）

【課題】電力用変換器の過電流においてオン抵抗損失の著しい増大を抑制して、電力用変換器の小型・軽量化および低価格化をはかる。
【解決手段】定格電流容量の５倍ないし２０倍のサージ電流が流れる電力用変換器に炭化ケイ素を素材とした静電誘導トランジスタを適用するにあたり、該静電誘導トランジスタのオン時のゲート電圧を定格電流以下の正常動作時にはゲート接合のビルトイン電圧以下として高速、低損失、高効率の電力変換を行い、定格を超える過電流が流れた場合にかぎりゲート電圧をビルトイン電圧以上に昇圧することにより過電流による素子破壊を防止する制御方法によって変換器に使用される炭化ケイ素静電誘導トランジスタの電流容量を変換のそれを大幅に超えない小容量とする。 （もっと読む）