【課題】
アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】
第１のパルス信号を生成する発振器２１Ａと、アナログ信号を入力し当該アナログ入力信号を第２のパルス信号に変換して出力するＶＣＯ２２と、発振器２１からの第１のパルス信号を入力する第１のシフトレジスタ２４１と、ＶＣＯ２２からの第２のパルス信号を入力する第２のシフトレジスタ２４２と、第１および第２のシフトレジスタ２４１，２４２の全ビットまたは一部ビットの値を検出し、これらの検出値に基づき、発振器２１Ａが生成する第１のパルス信号の個数と、ＶＣＯ２２が生成する第２のパルス信号の個数とを比較するパルス個数比較回路とを備えたことを特徴とするアナログ信号比較器。 （もっと読む）

【課題】回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成の回路を得る。
【解決手段】第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路（Ｑ１−Ｑ７）と、第２クロックが入力される直列接続された複数段の遅延素子（Ｄ１−Ｄ６）と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部（Ｌ１−Ｌ７）と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路（１６３）と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部（１６４）を有する。 （もっと読む）

【課題】逓倍クロック信号の基準クロック信号に対する同期ずれを補正することができるクロック信号出力回路を提供する。
【解決手段】位相誤差補正回路１２は、基準クロック信号ＰＲＥＦと逓倍クロック信号ＰＯＵＴとの位相差を検出し、その位相差に応じて、逓倍クロック信号ＰＯＵＲの出力位相を基準クロック信号ＰＲＥＦに同期させる補正を、１制御周期の間に複数回実行する。 （もっと読む）

【課題】入力パルスのデューティが測定可能となり、回路構成が簡素化できるようにする。
【解決手段】ＨレベルとＬレベルとを繰り返す入力パルスを同一遅延時間でｎ＋１段に亘って遅延させてｎ＋１相の遅延パルスを生成し、該ｎ＋１相の各遅延パルスのそれぞれがＨレベルであるかＬレベルであるかに応じて変化し、且つ所定のタイミングにおいて、前記入力パルスのＨレベル側又はＬレベル側のパルス幅を示すエンコード信号を生成し、前記所定のタイミングにおける前記エンコード信号を、前記Ｈレベル側又はＬレベル側のパルス幅信号として保持する。 （もっと読む）

【課題】キャリブレーション中であってもデータ受信を可能とする。
【解決手段】本発明は、位相のずれた第１クロック及び第２クロックを含む多相クロックが入力されるオーバーサンプリング型ＣＤＲであって、入力信号及びクロックが入力され、クロックのタイミングに合わせて入力信号を取り込んで出力信号を出力する第１差動対及び第２差動対と、第１差動対がキャリブレーション時に第１クロックを第２差動対に出力するクロックセレクタと、を備え、第１差動対は、クロックとして第１クロックが入力されると、第１クロックのタイミングに合わせて入力信号を取り込んで前記出力信号として第１データ出力信号を出力し、第２差動対は、クロックとして第１クロックが入力されると、第１クロックのタイミングに合わせて入力信号を取り込んで出力信号として第１データ出力信号を出力するものである。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】２つの信号の進み遅れに関係なく、遷移タイミングの差を測定することができる位相差計測回路を提供する。
【解決手段】ＥＸＯＲ１１により、デジタル信号Ｓ１，Ｓ２の位相差に対応したパルス幅の信号Ｓ３が出力される。信号Ｓ３は、インバータ１２で反転された信号Ｓ４と共にセレクタ１３に与えられ、選択信号ＳＥＬに従っていずれか一方が選択され、ゲート制御用の信号Ｓ５としてＡＤＮ１４に与えられる。ＡＮＤ１４には連続したクロック信号ＣＬＫが与えられており、信号Ｓ５でゲート制御されたクロック信号ＣＬＫが、信号Ｓ６としてカウンタ１５に与えられる。カウンタ１５は、信号Ｓ６のパルス数をカウントし、カウント値ＣＮＴを出力する。選択信号で信号Ｓ３，Ｓ４を選択することにより、デジタル信号Ｓ１，Ｓ２の進み遅れに関係なく、遷移タイミングの差を測定できる。 （もっと読む）

【課題】位相比較器および信号発振器をデジタル化することによって短時間に同期を確立し、同期状態を高精度でしかも高安定に保持することができるデジタルシンセサイザあるいはデジタル同期発振器を提供する。
【解決手段】少なくとも、デジタル位相比較器２１と、デジタル制御発振器２２と、分周器２３から構成する。
【効果】通信システムにおいて同じ周波数であることが必須の２つの入力信号の間で短時間に同期を確立し、入力信号が停止した場合あるいは取去られた場合にも、同期状態を高精度でしかも高安定に保持する。 （もっと読む）

【課題】低電圧動作時においても、ＶＣＯ信号と基準信号との位相差を検知し、その位相差に対応したデジタル信号を生成する位相比較器を提供する。
【解決手段】基準信号と対象信号との位相差をデジタル信号として出力する位相比較器において、前記位相差に対応したパルス幅の信号により第１容量素子を充電することによって前記位相差を電荷として検出する第１検出手段と、前記基準信号の周期に対応したパルス幅の信号により第２容量素子を充電することによって基準となる時間差を基準電荷として検出する第２検出手段と、前記第１検出手段により検出された電荷と前記第２検出手段により検出された電荷とを比較する電荷比較手段と、前記電荷比較手段による比較結果により、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比をデジタル信号として出力する出力手段と、を備える。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、イコライザと、イコライザにより等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較し、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、大きいときは第２の比較信号を出力し、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号を出力し、遅れている場合には第４の比較信号を出力する位相比較回路と、第３、第４の比較信号および基準クロック信号に基づいて、復元クロック信号を生成する復元クロック生成回路と、少なくとも第１、第２の比較信号に基づいて、イコライザのピーキング量を制御する制御回路と、を備える。 （もっと読む）