位相検出回路及びデータ処理装置
【課題】回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成の回路を得る。
【解決手段】第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路（Ｑ１−Ｑ７）と、第２クロックが入力される直列接続された複数段の遅延素子（Ｄ１−Ｄ６）と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部（Ｌ１−Ｌ７）と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路（１６３）と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部（１６４）を有する。
【解決手段】第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路（Ｑ１−Ｑ７）と、第２クロックが入力される直列接続された複数段の遅延素子（Ｄ１−Ｄ６）と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部（Ｌ１−Ｌ７）と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路（１６３）と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部（１６４）を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、位相検出回路及びデータ処理装置に関するものであり、回路構成が簡素化され、そして低消費電力化され集積回路化する上で有利な構成の回路である。
【背景技術】
【０００２】
アナログ信号をアナログデジタル変換するアナログデジタル変換器（ＡＤＣ）では、変換タイミングの基準となる基準クロックＣＬＯＣＫ＿Ａが用いられる。また、ＡＤＣから出力されたデジタルデータを受信する又はラッチする受信部では、前記デジタルデータの基準クロックに位相同期したサンプリングクロックＣＬＯＣＫ＿ＦＦが用いられる。前記サンプリングクロックＣＬＯＣＫ＿ＦＦは、前記基準クロックＣＬＯＣＫ＿Ａに位相同期する位相ロックループ（ＰＬＬ）回路が用いられるのが通常である。
【０００３】
しかしＰＬＬ回路を用いた場合、回路及び装置全体の大規模化、さらには消費電力の削減が困難となる。
【特許文献１】特開平９−２４７１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明の目的は、回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成の位相検出回路及びデータ処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するためにこの発明の一面では、第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路と、第２クロックが入力される直列接続された複数段の遅延素子と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部を有する。
【発明の効果】
【０００６】
上記の手段によると、前記第２のクロックの位相を前記第１のクロックに合わせこむ機能を簡単な構成で得ることができる。よって、回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成となる。
【発明を実施するための最良の形態】
【０００７】
以下図面を参照して、この発明の実施の形態を説明する。図１はこの発明に基づく位相検出回路を用いた位相制御装置及びデータ処理装置の基本構成を示す図である。例えば電圧制御発振器（ＶＣＯ）１１からの発振出力は、クロック分配回路１２において、振幅調整され、アナログデジタル変換器（ＡＤＣ）１３にサンプリングクロックとして入力される。アナログデジタル変換器１３では、入力端子１４から入力されるアナログ信号を、前記サンプリングクロックに基づくレートでデジタル化して、デジタルデータＤＡＴＡ＿Ａを出力する。デジタルデータＤＡＴＡ＿Ａの出力タイミングは、アナログデジタル変換器１３で用いられているクロックＣＬＯＣＫ＿Ａに同期している。このデジタルデータＤＡＴＡ＿Ａは、受信部としてのフリップフロップ部１５にてラッチされる。ここでのラッチタイミングは、クロックＣＬＯＣＫ＿ＦＦである。
【０００８】
ここで、デジタルデータＤＡＴＡ＿Ａの出力タイミングを決めるクロックＣＬＯＣＫ＿Ａと、クロックＣＬＯＣＫ＿ＦＦとは、位相同期していることが好ましい。
【０００９】
しかしながら、現実の回路では、クロックＣＬＯＣＫ＿Ａと、クロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦに相当する）との位相差が生じる。この位相差は、アナログデジタル変換器１３の仕様、レイアウトが確定するまでは値が判明しない。またこのアナログデジタル変換装置を組み込んだＬＳＩの使用条件、製造時のばらつきなども、上記位相差に影響を及ぼしている。さらには、使用中において温度ドリフト、時間経過などでアナログデジタル変換器１３の内部のクロックＣＬＯＣＫ＿Ａに位相変動が生じることがある。また、クロックＣＬＯＣＫ＿ＦＦにもその伝送系路の温度ドリフト、時間経過などで位相変動が生じることがある。
【００１０】
このような位相変動の影響を防止するために、位相検出回路１６とこれを用いた位相制御装置が設けられる。位相検出回路１６は、クロックＣＬＯＣＫ＿Ａと、クロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦに相当する）との位相差を検出する。検出結果としての位相調整信号をクロック分配回路１２内のセレクタ１２１の制御部に与える。セレクタ１２１は、ＶＣＯ１１の発振出力を用いて、位相差が少しずつずれた複数のクロックの中から、位相調整信号に応じていずれか１つを選択して出力する。この選択されたクロックＳ＿ＣＬＯＣＫが、先のクロックＣＬＯＣＫ＿Ｂ及びクロックＣＬＯＣＫ＿ＦＦとして用いられる。
【００１１】
Ｓ＿ＣＬＯＣＫが、クロックＣＬＯＣＫ＿Ｂ及びクロックＣＬＯＣＫ＿ＦＦとして出力されるときバッファ素子１７が用いられるが、この素子は、クロックの入力側・出力側間の回路負荷の整合と、クロックＣＬＯＣＫ＿ＢとクロックＣＬＯＣＫ＿ＦＦ間で遅延量の調整を得るためである。
【００１２】
クロックＣＬＯＣＫ＿ＡとクロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦ）の位相同期を得るための手段、つまり位相検出回路１６、セレクタ１２１、バッファ素子１７に変わるループとして、セレクタ１２１の部分にフィルタ、バッファ素子１７の部分にＶＣＯを採用した位相ロックループを用いることも考えられる。しかしこれでは、回路規模が大きくなり、消費電力も大きくなる。そこで、この実施の形態では、上記した位相検出回路１６、セレクタ１２１、バッファ素子１７に変わるループを適用している。
【００１３】
ここで位相検出回路１６が、クロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦ）の位相をクロックＣＬＯＣＫ＿Ａに同期させることの技術を説明する。
【００１４】
図２は、位相検出回路１６の構成を具体的に示している。入力端子１６１には、第１クロックとしてのクロックＣＬＯＣＫ＿Ａが入力される。入力端子１６２には、第２クロックとしてのクロックＣＬＯＣＫ＿Ｂが入力される。
【００１５】
クロックＣＬＯＣＫ＿Ａは、複数段のフリップフロップ回路Ｑ１−Ｑ７各クロック入力端に与えられる。クロックＣＬＯＣＫ＿Ｂは、直列接続された複数段の遅延素子Ｄ１−Ｄ６の初段に入力される。入力端子のクロック及び各遅延素子Ｄ１−Ｄ６の出力クロックは、接続部としての接続ラインＬ１−Ｌ７を介して複数段のフリップフロップ回路Ｑ１−Ｑ７の各データ入力端に与えられる。
【００１６】
各フリップフロップ回路Ｑ１−Ｑ７のデータ出力は、信号生成回路１６３に入力される。この信号生成回路１６３は、フリップフロップ回路Ｑ１−Ｑ７からのデータ内容に応じて、制御信号を出力し、アップダウンカウンタ１６４のアップカウント、ダウンカウント、出力保持動作を制御する。
【００１７】
アップダウンカウンタ１６４は、信号生成回路１６３からの制御信号に応じて、クロックＣＬＯＣＫ＿Ａをクロックとして、カウンタ出力値のカウントアップ若しくはカウントダウン若しくは出力保持を実行する。このアップダウンカウンタ１６４の出力は、位相調整信号として先のセレクタ１２１に与えられる。セレクタ１２１は、位相調整信号に応じて、いずれか１つのクロックを選択して出力する。
【００１８】
信号生成回路１６３には、端子１６５を通じて外部から強制制御信号を与えることもできる。強制制御信号は、アップダウンカウンタ１６４のカウント値の最大値から最小値の中心値を設定するプリセット信号として利用することができる。
【００１９】
次に動作例を説明する。今、クロックＣＬＯＣＫ＿ＡとクロックＣＬＯＣＫ＿Ｂが図３に示すような位相関係にあるものとする。また、各フリップフロップ回路Ｑ１−Ｑ７に入力するクロック位相が図３のＤｉｎ１−Ｄｉｎ７に示すような位相の状態にあるものとする。
【００２０】
この例であると、Ｄｉｎ５のクロックがクロックＣＬＯＣＫ＿Ａに位相同期している。したがって、各フリップフロップ回路Ｑ１−Ｑ７の出力を示すと、図４に示すようにＱ５出力が不定（Ｈ又はＬのいずれにもなり得る）である。Ｑ１−Ｑ４はハイレベル（Ｈ）、Ｑ６，Ｑ７はローレベル（Ｌ）である。
【００２１】
ここで、位相同期させる目標が、クロックＣＬＯＣＫ＿ＡとＱ４出力を位相同期させることであるとする。すると、図４の状態から次に制御すべき方向は、クロックＣＬＯＣＫ＿Ｂを遅らせる方向へ制御しなければならない。このときは、フリップフロップ回路Ｑ１−Ｑ７の出力に応じて、信号生成回路１６３がアップダウンカウンタ１６４のカウント値を例えばダウンカウントの方向へ進める。これにより、セレクタ１２１は、遅延量の大きいほうのクロックを選択して出力する。これにより、今度は、Ｑ１−Ｑ３はハイレベル（Ｈ）、Ｑ５−Ｑ７はローレベル（Ｌ）、Ｑ４は、不定（ＨまたはＬ）となる。
【００２２】
このときは、クロックＣＬＯＣＫ＿ＡとクロックＣＬＯＣＫ＿Ｂの位相関係が所望の位相関係であるから、信号生成回路１６３は、アップダウンカウンタ１６４に対して、出力を保持するための制御信号を送る。
【００２３】
図５には、上記した位相検出回路１６の位相制御形態と、各フリップフロップ回路Ｑ１−Ｑ７の出力状態をテーブル化して示している。Ｑ１−Ｑ３がハイレベル（Ｈ）、Ｑ５−Ｑ７がローレベル（Ｌ）、Ｑ４がＨまたはＬのとき、アップダウンカウンタ１６４の出力保持状態となる。
【００２４】
図６には本発明の位相検出回路、およびクロック位相制御部を用いた次世代デジタルビデオディスクプレイヤー（ＨＤ ＤＶＤ プレーヤー）の構成例を示している。
【００２５】
６０１は、光ディスクであり、その記録情報は、光ビームを利用したピックアップヘッド（ＰＵＨ）６０２により読取られる。光電変換された情報信号は、前置増幅器６０３で増幅され、さらに前置波形等化器６０４でノイズ成分を除去され、再生高周波（ＲＦ）信号としてアナログデジタル変換器１３に入力される。ここでは、先に説明したクロックＣＬＯＣＫ＿Ａを用いたアナログデジタル変換が行なわれる。ここでアナログデジタル変換器１３は、入力された再生ＲＦ信号をデジタルＲＦ信号（多値化ＲＦ信号）に変換する素子である。このデジタルＲＦ信号は、略一定時間間隔で出力される多値のデジタル値である。Ａ／Ｄ変換の周期（時間間隔）が電圧制御発振器１１の発振周波数に基づいて定まる。
【００２６】
前記アナログデジタル変換器１３の出力は、波形等化器６０５にて波形等化される。この波形等化器６０５は、多値化ＲＦ信号をＰＲ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ）波形に等化するフィルタである。波形等化器６０５はトランスバーサルフィルタ等からなり、適応的波形等化器として機能し、再生歪みを修正すると共に、再生ＲＦ信号のオフセット（ゼロレベル／スライスレベル）及び振幅を調整するための信号調整情報をビタビ復号器６０６へと出力する。
【００２７】
ビタビ復号器６０６は、等化されたデータを復号するよう構成されている。このビタビ復号器６０６の出力がデジタル復調データとして利用される。ビタビ復号器６０６の出力はまた波形等化器６０５ヘフィードバックされる。
【００２８】
クロック位相制御装置６１１は、図２から図５で説明した内容であり、アナログデジタル変換器１３の出力データが、波形等化器６０５に安定して供給されるように、クロック位相を制御している。
【００２９】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００３０】
【図１】図１はこの発明に基づく位相検出回路を用いたデータ処理装置の基本構成を示す図である。
【図２】この発明の位相検出回路の構成例を示す図である。
【図３】図２の回路の動作例を説明するために示した各部の信号波形例である。
【図４】図２のフリップフロップ回路の出力の例を示す説明図である。
【図５】図２のフリップフロップ回路の出力の各種のパターンに対してクロックＣＯＣＫ＿Ｂの位相制御例を示す説明図である。
【図６】この発明に係るデータ処理装置の構成例を示す図である。
【符号の説明】
【００３１】
１１・・・電圧制御発振器、１２・・・クロック分配回路、１３・・・アナログデジタル変換器、１５・・・フリップフロップ部、１６・・・位相検出回路、１７・・・バッファ素子。
【技術分野】
【０００１】
この発明は、位相検出回路及びデータ処理装置に関するものであり、回路構成が簡素化され、そして低消費電力化され集積回路化する上で有利な構成の回路である。
【背景技術】
【０００２】
アナログ信号をアナログデジタル変換するアナログデジタル変換器（ＡＤＣ）では、変換タイミングの基準となる基準クロックＣＬＯＣＫ＿Ａが用いられる。また、ＡＤＣから出力されたデジタルデータを受信する又はラッチする受信部では、前記デジタルデータの基準クロックに位相同期したサンプリングクロックＣＬＯＣＫ＿ＦＦが用いられる。前記サンプリングクロックＣＬＯＣＫ＿ＦＦは、前記基準クロックＣＬＯＣＫ＿Ａに位相同期する位相ロックループ（ＰＬＬ）回路が用いられるのが通常である。
【０００３】
しかしＰＬＬ回路を用いた場合、回路及び装置全体の大規模化、さらには消費電力の削減が困難となる。
【特許文献１】特開平９−２４７１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明の目的は、回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成の位相検出回路及びデータ処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するためにこの発明の一面では、第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路と、第２クロックが入力される直列接続された複数段の遅延素子と、前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部と、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路と、前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部を有する。
【発明の効果】
【０００６】
上記の手段によると、前記第２のクロックの位相を前記第１のクロックに合わせこむ機能を簡単な構成で得ることができる。よって、回路構成が簡素化され、低消費電力化され集積回路化する上で有利な構成となる。
【発明を実施するための最良の形態】
【０００７】
以下図面を参照して、この発明の実施の形態を説明する。図１はこの発明に基づく位相検出回路を用いた位相制御装置及びデータ処理装置の基本構成を示す図である。例えば電圧制御発振器（ＶＣＯ）１１からの発振出力は、クロック分配回路１２において、振幅調整され、アナログデジタル変換器（ＡＤＣ）１３にサンプリングクロックとして入力される。アナログデジタル変換器１３では、入力端子１４から入力されるアナログ信号を、前記サンプリングクロックに基づくレートでデジタル化して、デジタルデータＤＡＴＡ＿Ａを出力する。デジタルデータＤＡＴＡ＿Ａの出力タイミングは、アナログデジタル変換器１３で用いられているクロックＣＬＯＣＫ＿Ａに同期している。このデジタルデータＤＡＴＡ＿Ａは、受信部としてのフリップフロップ部１５にてラッチされる。ここでのラッチタイミングは、クロックＣＬＯＣＫ＿ＦＦである。
【０００８】
ここで、デジタルデータＤＡＴＡ＿Ａの出力タイミングを決めるクロックＣＬＯＣＫ＿Ａと、クロックＣＬＯＣＫ＿ＦＦとは、位相同期していることが好ましい。
【０００９】
しかしながら、現実の回路では、クロックＣＬＯＣＫ＿Ａと、クロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦに相当する）との位相差が生じる。この位相差は、アナログデジタル変換器１３の仕様、レイアウトが確定するまでは値が判明しない。またこのアナログデジタル変換装置を組み込んだＬＳＩの使用条件、製造時のばらつきなども、上記位相差に影響を及ぼしている。さらには、使用中において温度ドリフト、時間経過などでアナログデジタル変換器１３の内部のクロックＣＬＯＣＫ＿Ａに位相変動が生じることがある。また、クロックＣＬＯＣＫ＿ＦＦにもその伝送系路の温度ドリフト、時間経過などで位相変動が生じることがある。
【００１０】
このような位相変動の影響を防止するために、位相検出回路１６とこれを用いた位相制御装置が設けられる。位相検出回路１６は、クロックＣＬＯＣＫ＿Ａと、クロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦに相当する）との位相差を検出する。検出結果としての位相調整信号をクロック分配回路１２内のセレクタ１２１の制御部に与える。セレクタ１２１は、ＶＣＯ１１の発振出力を用いて、位相差が少しずつずれた複数のクロックの中から、位相調整信号に応じていずれか１つを選択して出力する。この選択されたクロックＳ＿ＣＬＯＣＫが、先のクロックＣＬＯＣＫ＿Ｂ及びクロックＣＬＯＣＫ＿ＦＦとして用いられる。
【００１１】
Ｓ＿ＣＬＯＣＫが、クロックＣＬＯＣＫ＿Ｂ及びクロックＣＬＯＣＫ＿ＦＦとして出力されるときバッファ素子１７が用いられるが、この素子は、クロックの入力側・出力側間の回路負荷の整合と、クロックＣＬＯＣＫ＿ＢとクロックＣＬＯＣＫ＿ＦＦ間で遅延量の調整を得るためである。
【００１２】
クロックＣＬＯＣＫ＿ＡとクロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦ）の位相同期を得るための手段、つまり位相検出回路１６、セレクタ１２１、バッファ素子１７に変わるループとして、セレクタ１２１の部分にフィルタ、バッファ素子１７の部分にＶＣＯを採用した位相ロックループを用いることも考えられる。しかしこれでは、回路規模が大きくなり、消費電力も大きくなる。そこで、この実施の形態では、上記した位相検出回路１６、セレクタ１２１、バッファ素子１７に変わるループを適用している。
【００１３】
ここで位相検出回路１６が、クロックＣＬＯＣＫ＿Ｂ（クロックＣＬＯＣＫ＿ＦＦ）の位相をクロックＣＬＯＣＫ＿Ａに同期させることの技術を説明する。
【００１４】
図２は、位相検出回路１６の構成を具体的に示している。入力端子１６１には、第１クロックとしてのクロックＣＬＯＣＫ＿Ａが入力される。入力端子１６２には、第２クロックとしてのクロックＣＬＯＣＫ＿Ｂが入力される。
【００１５】
クロックＣＬＯＣＫ＿Ａは、複数段のフリップフロップ回路Ｑ１−Ｑ７各クロック入力端に与えられる。クロックＣＬＯＣＫ＿Ｂは、直列接続された複数段の遅延素子Ｄ１−Ｄ６の初段に入力される。入力端子のクロック及び各遅延素子Ｄ１−Ｄ６の出力クロックは、接続部としての接続ラインＬ１−Ｌ７を介して複数段のフリップフロップ回路Ｑ１−Ｑ７の各データ入力端に与えられる。
【００１６】
各フリップフロップ回路Ｑ１−Ｑ７のデータ出力は、信号生成回路１６３に入力される。この信号生成回路１６３は、フリップフロップ回路Ｑ１−Ｑ７からのデータ内容に応じて、制御信号を出力し、アップダウンカウンタ１６４のアップカウント、ダウンカウント、出力保持動作を制御する。
【００１７】
アップダウンカウンタ１６４は、信号生成回路１６３からの制御信号に応じて、クロックＣＬＯＣＫ＿Ａをクロックとして、カウンタ出力値のカウントアップ若しくはカウントダウン若しくは出力保持を実行する。このアップダウンカウンタ１６４の出力は、位相調整信号として先のセレクタ１２１に与えられる。セレクタ１２１は、位相調整信号に応じて、いずれか１つのクロックを選択して出力する。
【００１８】
信号生成回路１６３には、端子１６５を通じて外部から強制制御信号を与えることもできる。強制制御信号は、アップダウンカウンタ１６４のカウント値の最大値から最小値の中心値を設定するプリセット信号として利用することができる。
【００１９】
次に動作例を説明する。今、クロックＣＬＯＣＫ＿ＡとクロックＣＬＯＣＫ＿Ｂが図３に示すような位相関係にあるものとする。また、各フリップフロップ回路Ｑ１−Ｑ７に入力するクロック位相が図３のＤｉｎ１−Ｄｉｎ７に示すような位相の状態にあるものとする。
【００２０】
この例であると、Ｄｉｎ５のクロックがクロックＣＬＯＣＫ＿Ａに位相同期している。したがって、各フリップフロップ回路Ｑ１−Ｑ７の出力を示すと、図４に示すようにＱ５出力が不定（Ｈ又はＬのいずれにもなり得る）である。Ｑ１−Ｑ４はハイレベル（Ｈ）、Ｑ６，Ｑ７はローレベル（Ｌ）である。
【００２１】
ここで、位相同期させる目標が、クロックＣＬＯＣＫ＿ＡとＱ４出力を位相同期させることであるとする。すると、図４の状態から次に制御すべき方向は、クロックＣＬＯＣＫ＿Ｂを遅らせる方向へ制御しなければならない。このときは、フリップフロップ回路Ｑ１−Ｑ７の出力に応じて、信号生成回路１６３がアップダウンカウンタ１６４のカウント値を例えばダウンカウントの方向へ進める。これにより、セレクタ１２１は、遅延量の大きいほうのクロックを選択して出力する。これにより、今度は、Ｑ１−Ｑ３はハイレベル（Ｈ）、Ｑ５−Ｑ７はローレベル（Ｌ）、Ｑ４は、不定（ＨまたはＬ）となる。
【００２２】
このときは、クロックＣＬＯＣＫ＿ＡとクロックＣＬＯＣＫ＿Ｂの位相関係が所望の位相関係であるから、信号生成回路１６３は、アップダウンカウンタ１６４に対して、出力を保持するための制御信号を送る。
【００２３】
図５には、上記した位相検出回路１６の位相制御形態と、各フリップフロップ回路Ｑ１−Ｑ７の出力状態をテーブル化して示している。Ｑ１−Ｑ３がハイレベル（Ｈ）、Ｑ５−Ｑ７がローレベル（Ｌ）、Ｑ４がＨまたはＬのとき、アップダウンカウンタ１６４の出力保持状態となる。
【００２４】
図６には本発明の位相検出回路、およびクロック位相制御部を用いた次世代デジタルビデオディスクプレイヤー（ＨＤ ＤＶＤ プレーヤー）の構成例を示している。
【００２５】
６０１は、光ディスクであり、その記録情報は、光ビームを利用したピックアップヘッド（ＰＵＨ）６０２により読取られる。光電変換された情報信号は、前置増幅器６０３で増幅され、さらに前置波形等化器６０４でノイズ成分を除去され、再生高周波（ＲＦ）信号としてアナログデジタル変換器１３に入力される。ここでは、先に説明したクロックＣＬＯＣＫ＿Ａを用いたアナログデジタル変換が行なわれる。ここでアナログデジタル変換器１３は、入力された再生ＲＦ信号をデジタルＲＦ信号（多値化ＲＦ信号）に変換する素子である。このデジタルＲＦ信号は、略一定時間間隔で出力される多値のデジタル値である。Ａ／Ｄ変換の周期（時間間隔）が電圧制御発振器１１の発振周波数に基づいて定まる。
【００２６】
前記アナログデジタル変換器１３の出力は、波形等化器６０５にて波形等化される。この波形等化器６０５は、多値化ＲＦ信号をＰＲ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ）波形に等化するフィルタである。波形等化器６０５はトランスバーサルフィルタ等からなり、適応的波形等化器として機能し、再生歪みを修正すると共に、再生ＲＦ信号のオフセット（ゼロレベル／スライスレベル）及び振幅を調整するための信号調整情報をビタビ復号器６０６へと出力する。
【００２７】
ビタビ復号器６０６は、等化されたデータを復号するよう構成されている。このビタビ復号器６０６の出力がデジタル復調データとして利用される。ビタビ復号器６０６の出力はまた波形等化器６０５ヘフィードバックされる。
【００２８】
クロック位相制御装置６１１は、図２から図５で説明した内容であり、アナログデジタル変換器１３の出力データが、波形等化器６０５に安定して供給されるように、クロック位相を制御している。
【００２９】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００３０】
【図１】図１はこの発明に基づく位相検出回路を用いたデータ処理装置の基本構成を示す図である。
【図２】この発明の位相検出回路の構成例を示す図である。
【図３】図２の回路の動作例を説明するために示した各部の信号波形例である。
【図４】図２のフリップフロップ回路の出力の例を示す説明図である。
【図５】図２のフリップフロップ回路の出力の各種のパターンに対してクロックＣＯＣＫ＿Ｂの位相制御例を示す説明図である。
【図６】この発明に係るデータ処理装置の構成例を示す図である。
【符号の説明】
【００３１】
１１・・・電圧制御発振器、１２・・・クロック分配回路、１３・・・アナログデジタル変換器、１５・・・フリップフロップ部、１６・・・位相検出回路、１７・・・バッファ素子。
【特許請求の範囲】
【請求項１】
第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路と、
第２クロックが入力される直列接続された複数段の遅延素子と、
前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部と、
前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路と、
前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部と、
を有したことを特徴とする位相検出回路。
【請求項２】
前記位相調整信号出力部は、アップダウンカウンタであり、
前記信号生成回路は、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて前記アップダウンカウンタの出力値のカウントアップ若しくはカウントダウン若しくは出力保持の制御データを出力し、前記第１若しくは第２クロックの遅延量を制御する制御信号を得ることを特徴とする請求項１記載の位相検出回路。
【請求項３】
前記信号生成回路は、外部から強制的に出力データを設定するための端子を有することを特徴とする請求項１記載の位相検出回路。
【請求項４】
アナログ信号をデジタル化するアナログデジタル変換器と前記アナログデジタル変換器の出力データをラッチする受信部とを有した装置であって、
前記アナログデジタル変換器にクロックを供給するとともに、このクロックを用いて位相がずれた複数のクロックを生成し、この複数のクロックの中から位相調整信号に応じていずれか１のクロックを選択して出力するクロック分配回路と、
前記アナログデジタル変換器で用いられている前記クロックが第１クロックとして各クロック入力端に与えられる複数段のフリップフロップ回路と、
前記クロック分配回路で選択されたクロックが第２クロックとして、入力される直列接続された複数段の遅延素子と、
前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部と、
前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路と、
前記信号生成回路からの制御信号に応じて、前記クロック分配回路に前記１つのクロックを選択するための前記位相調整信号を与える位相調整信号出力部と、
を有したことを特徴とするデータ処理装置。
【請求項５】
前記位相調整信号出力部は、アップダウンカウンタであり、
前記信号生成回路は、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて前記アップダウンカウンタの出力値のカウントアップ若しくはカウントダウン若しくは出力保持の制御データを出力し、前記第１若しくは第２クロックの遅延量を制御する制御信号を得ることを特徴とする請求項４記載のデータ処理装置。
【請求項６】
前記信号生成回路は、外部から強制的に出力データを設定するための端子を有することを特徴とする請求項４記載のデータ処理装置。
【請求項７】
前記アナログデジタル変換器の前段には、光ディスクから読取った再生高周波信号を得る前置増幅器及び前置波形等化器が設けられていることを特徴とする請求項４記載のクロック位相制御装置。
【請求項８】
前記アナログデジタル変換器の出力は、受信部に供給され、この受信部は、前記第２クロックを遅延させた第３クロックのタイミングで前記アナログ変換器の出力を受信することを特徴とする請求項４記載のデータ処理装置。
【請求項１】
第１クロックが各クロック入力端に与えられる複数段のフリップフロップ回路と、
第２クロックが入力される直列接続された複数段の遅延素子と、
前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部と、
前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路と、
前記信号生成回路からの制御信号に応じて、前記第１若しくは第２クロックを相調整する位相調整信号を出力する位相調整信号出力部と、
を有したことを特徴とする位相検出回路。
【請求項２】
前記位相調整信号出力部は、アップダウンカウンタであり、
前記信号生成回路は、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて前記アップダウンカウンタの出力値のカウントアップ若しくはカウントダウン若しくは出力保持の制御データを出力し、前記第１若しくは第２クロックの遅延量を制御する制御信号を得ることを特徴とする請求項１記載の位相検出回路。
【請求項３】
前記信号生成回路は、外部から強制的に出力データを設定するための端子を有することを特徴とする請求項１記載の位相検出回路。
【請求項４】
アナログ信号をデジタル化するアナログデジタル変換器と前記アナログデジタル変換器の出力データをラッチする受信部とを有した装置であって、
前記アナログデジタル変換器にクロックを供給するとともに、このクロックを用いて位相がずれた複数のクロックを生成し、この複数のクロックの中から位相調整信号に応じていずれか１のクロックを選択して出力するクロック分配回路と、
前記アナログデジタル変換器で用いられている前記クロックが第１クロックとして各クロック入力端に与えられる複数段のフリップフロップ回路と、
前記クロック分配回路で選択されたクロックが第２クロックとして、入力される直列接続された複数段の遅延素子と、
前記複数段の遅延素子の出力をそれぞれ、前記複数段のフリップフロップ回路の各データ入力端に与える接続部と、
前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて変化する制御信号を得る信号生成回路と、
前記信号生成回路からの制御信号に応じて、前記クロック分配回路に前記１つのクロックを選択するための前記位相調整信号を与える位相調整信号出力部と、
を有したことを特徴とするデータ処理装置。
【請求項５】
前記位相調整信号出力部は、アップダウンカウンタであり、
前記信号生成回路は、前記複数段のフリップフロップ回路の出力データが入力され、この出力データ内容に応じて前記アップダウンカウンタの出力値のカウントアップ若しくはカウントダウン若しくは出力保持の制御データを出力し、前記第１若しくは第２クロックの遅延量を制御する制御信号を得ることを特徴とする請求項４記載のデータ処理装置。
【請求項６】
前記信号生成回路は、外部から強制的に出力データを設定するための端子を有することを特徴とする請求項４記載のデータ処理装置。
【請求項７】
前記アナログデジタル変換器の前段には、光ディスクから読取った再生高周波信号を得る前置増幅器及び前置波形等化器が設けられていることを特徴とする請求項４記載のクロック位相制御装置。
【請求項８】
前記アナログデジタル変換器の出力は、受信部に供給され、この受信部は、前記第２クロックを遅延させた第３クロックのタイミングで前記アナログ変換器の出力を受信することを特徴とする請求項４記載のデータ処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−５２９７（Ｐ２００９−５２９７Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００７−１６６７８５（Ｐ２００７−１６６７８５）
【出願日】平成１９年６月２５日（２００７．６．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１９年６月２５日（２００７．６．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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