半導体集積回路およびイコライザの制御方法
【課題】回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、イコライザと、イコライザにより等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較し、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、大きいときは第２の比較信号を出力し、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号を出力し、遅れている場合には第４の比較信号を出力する位相比較回路と、第３、第４の比較信号および基準クロック信号に基づいて、復元クロック信号を生成する復元クロック生成回路と、少なくとも第１、第２の比較信号に基づいて、イコライザのピーキング量を制御する制御回路と、を備える。
【解決手段】半導体集積回路１００は、イコライザと、イコライザにより等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較し、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、大きいときは第２の比較信号を出力し、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号を出力し、遅れている場合には第４の比較信号を出力する位相比較回路と、第３、第４の比較信号および基準クロック信号に基づいて、復元クロック信号を生成する復元クロック生成回路と、少なくとも第１、第２の比較信号に基づいて、イコライザのピーキング量を制御する制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イコライザを備えた半導体集積回路およびイコライザの制御方法に関するものである。
【背景技術】
【０００２】
近年、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｅｒｉａｌｉｚｅｒ）回路の高周波化が進んでいる。そして、伝送線路のローパスフィルタ（Ｌｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ）特性に起因するＩＳＩ（Ｉｎｔｅｒ−ｓｙｍｂｏｌ−Ｉｎｔｅｒｆｅｒｅｎｃｅ）によるＥｙｅ波形の劣化の影響が著しくなっている。
【０００３】
上記ＩＳＩが大きい場合、接続される伝送線路の長さによって、受信器の等化（Ｅｑｕａｌｉｚｉｎｇ）量を伝送線路に合わせて自動に最適化する必要性が出てくる。
【０００４】
従来技術では、受信波形の低周波成分と高周波成分とを高速動作可能なデジタルフィルタで抽出し、この低周波成分と高周波成分とをほぼ一致させることにより、受信等化を行っていた。
【０００５】
この上記従来技術には、比較器入出力において、入出力振幅に含まれる高周波成分を抽出し、整流（ｒｅｃｔｉｆｙ）した後、これらの抽出された高周波成分の差分が最小となるようにイコライザ（Ｅｑｕａｌｉｚｅｒ）の通過帯域を最適化するものがある（例えば、非特許文献１参照）。
【０００６】
しかし、上記従来技術では、フィルタ、整流器、整流後の高調波成分除去用キャパシタなどが必要となり、回路規模が増大してしまうという問題があった。
【非特許文献１】J.S.Choi et,al ‘A CMOS 3.5Gbps Continuous-time Adaptive Cable Equalizer with Joint Adaptive Method of Low-Frequency Gain and High- Frequency Boosting’、2003 Symposium on VLSI Circuits Digest of Technical Papers、2003、p．103-106
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る実施例に従った半導体集積回路は、
受信したデータ信号の等化量を調整する半導体集積回路あって、
受信したデータ信号を等化するイコライザと、
前記イコライザにより等化された前記データ信号と復元クロック信号に基づいて復元データ信号を出力するとともに、前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と前記復元クロック信号の位相とを比較し、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きいときは第２の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力する位相比較回路と、
前記第３、第４の比較信号および基準クロック信号に基づいて、前記復元クロック信号を生成する復元クロック生成回路と、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御する制御回路と、を備えることを特徴とする。
【０００９】
本発明の一態様に係る実施例に従ったイコライザの制御方法は、
受信したデータ信号の等化量を調整するイコライザの制御方法あって、
受信したデータ信号をイコライザにより等化し、
前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを位相比較回路により比較し、
前記位相比較回路は、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さい場合は第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きい場合は第２の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力し、
前記第３、第４の比較信号および基準クロック信号に基づいて、復元クロック生成回路により、前記復元クロック信号を生成し、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御することを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体集積回路によれば、回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一態様に係る半導体集積回路は、例えば、受信信号の周波数成分の情報を入力波形から直接抽出せず、 Ｂａｎｇ−Ｂａｎｇ型位相比較回路による位相比較の際に得られる情報を利用する。これにより、小規模の回路構成で最適な受信等化を実現する。
【００１２】
例えば、Ｂａｎｇ−Ｂａｎｇ型位相比較回路において得られた位相比較情報からＩＳＩ発生を予測させる信号を抽出し、イコライザの閾値設定にフィードバックする。
【００１３】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００１４】
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す回路図である。
【００１５】
図１に示すように、受信したデータ信号の等化量を調整する半導体集積回路（ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路）１００は、イコライザ１と、位相比較回路２と、デシリアライザ３と、第１のカウンタ４と、第２のカウンタ５と、第３のカウンタ６と、制御回路７と、デジタルフィルタ８と、復元クロック生成回路９と、を備える。
【００１６】
イコライザ１は、入力端子１００ａを介して受信したデータ信号を等化するようになっている。
【００１７】
位相比較回路２は、例えば、Ｂａｎｇ−Ｂａｎｇ型位相比較回路である。この位相比較回路２は、このイコライザ１により等化されたデータ信号と復元クロック信号に基づいて復元データ信号Ｄａｔａを出力するようになっている。
【００１８】
さらに、位相比較回路２は、イコライザ１により等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較するようになっている。そして位相比較回路２は、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号ＰＳを出力し、一方、等化されたデータ信号のビット幅が復元クロック信号の周期よりも大きいときは第２の比較信号ＰＬを出力する。また、位相比較回路２は、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号Ｅａｒｌｙを出力し、一方、復元クロック信号の位相がデータ信号の位相よりも遅れている場合には第４の比較信号Ｌａｔｅを出力する。
【００１９】
デシリアライザ３は、位相検出回路２の出力信号をパラレル変換するようになっている。このデシリアライザ３によりパラレル変換された復元データ信号は、出力端子１００ｂを介して半導体集積回路１００から出力される。
【００２０】
第１のカウンタ４は、第１の比較信号ＰＳの信号量として、例えば、所定期間、デシリアライザ３によりパラレル変換された第１の比較信号ＰＳをカウントし、このカウントされた第１のカウント値Ｘを制御回路７に出力するようになっている。
【００２１】
第２のカウンタ５は、第２の比較信号ＰＬの信号量として、例えば、該所定期間、デシリアライザ３によりパラレル変換された第２の比較信号ＰＬをカウントし、このカウントされた第２のカウント値Ｙを制御回路７に出力するようになっている。
【００２２】
第３のカウンタ６は、該所定期間、デシリアライザ３によりパラレル変換された第３の比較信号Ｅａｒｌｙと第４の比較信号Ｌａｔｅとの和（加算器６ａの出力）をカウントし、このカウントされた第３のカウント値Ｚを制御回路７に出力するようになっている。
【００２３】
制御回路７は、少なくとも第１、第２の比較信号ＰＳ、ＰＬに基づいて、イコライザのピーキング量を制御するようになっている。すなわち、制御回路７は、第１の比較信号ＰＳの第１のカウント値Ｘと第２の比較信号ＰＬの第２のカウント値Ｙとを比較する。そして、制御回路７は、第１のカウント値Ｘが第２のカウント値Ｙより所定値以上大きい場合には、ピーキング量を増加するようにイコライザ１を制御する。一方、制御回路７は、第２のカウント値Ｙが第１のカウント値Ｘより所定値以上大きい場合には、ピーキング量を減少するようにイコライザ１を制御する。
【００２４】
特に、制御回路７は、所定期間の第３のカウント値Ｚが、所定値よりも小さい場合に、上述のようにイコライザ１のピーキング量を制御するようになっている。
【００２５】
また、制御回路７は、復元データ信号を取り込み、デシリアライザ３が出力した復元データのデータ列に「・・・００１００・・・」、「・・・１１０１１・・・」のパターンが含まれている場合に（すなわち、データ信号１００ａに高周波成分が多く含まれ、ＩＳＩの影響を受けやすいパターンが含まれている場合に）、上述のようにイコライザ１のピーキング量を制御するようにしてもよい。これにより、ランダムジッタ（ｒａｎｄｏｍ ｊｉｔｔｅｒ）起因の場合を取り込む可能性を下げることができる。
【００２６】
復元クロック生成回路９は、第３、第４の比較信号Ｅａｒｌｙ、Ｌａｔｅおよび基準クロック信号に基づいて、復元クロック信号を生成するようになっている。
【００２７】
ここで、位相比較回路２に入力されるデータ信号と、出力される比較信号との関係について説明する。
【００２８】
図２ないし図５は、図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【００２９】
まず、復元クロック信号ＣＬＫがデータ信号よりも進んでいる状態について説明する（図２）。この状態で、復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝１＆ Ｑ ｘｏｒ Ｒ＝０の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、復元クロック信号ＣＬＫがデータ信号よりも進んでいるので、第３の比較信号Ｅａｒｌｙを出力する。
【００３０】
次に、復元クロック信号ＣＬＫがデータ信号よりも遅れている状態について説明する（図３）。この状態で、同様に復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝０＆ Ｑ ｘｏｒ Ｒ＝１の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、復元クロック信号ＣＬＫがデータ信号よりも遅れているので、第４の比較信号Ｌａｔｅを出力する。
【００３１】
次に、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期よりも小さい状態について説明する（図４）。この状態で、同様に復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝１＆ Ｑ ｘｏｒ Ｒ＝１の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔよりも小さいので、第１の比較信号ＰＳを出力する。
【００３２】
次に、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期よりも大きい状態について説明する（図５）。この状態で、既述のように復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝０＆ Ｑ ｘｏｒ Ｒ＝０の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔよりも大きいので、第２の比較信号ＰＬを出力する。
【００３３】
ここで、例えば、「１０１０１０・・・」のように遷移率が高いデータ信号が入力され、かつ復元クロック信号ＣＬＫがデータ信号のビット幅Ｔ’のほぼ中央に位置する場合、復元クロック信号ＣＬＫの反転信号ＣＬＫＢで捕捉する値が不安定（ｍｅｔａ−ｓｔａｂｌｅ）になり得る。この場合、位相比較回路２が誤って第１、第２の比較信号ＰＳ、ＰＬを出力してしまうケースがある。
【００３４】
そこで、「１０１０１０・・・」のパターンのように第３、第４の比較信号Ｅａｒｌｙ、Ｌａｔｅが多く生成されるような場合（=第３のカウント値Ｚの値が所定値Ｋよりも大きいとき）は、制御回路７は第１、第２の比較信号ＰＳ、ＰＬを取り込まないようにする。なお、所定値Kは、外部から指定可能なパラメータの値であり、半導体集積回路（ＣＤＲ回路)１００の動作が安定になる値に定められる。
【００３５】
これにより、誤って出力された第１、第２の比較信号ＰＳ、ＰＬに基づいて制御回路７がイコライザ１を制御しないようにすることができる。
【００３６】
次に、以上に説明された真理値表を実行する位相比較回路２の回路構成の一例について説明する。
【００３７】
図６は、本実施例１に係る位相比較回路２の回路構成の一例を示す回路図である。
【００３８】
図６に示すように、位相比較回路２は、イコライザ１により等化されたデータ信号および復元クロック信号ＣＬＫが入力される第１のＤフリップフロップ２ａと、イコライザ１により等化されたデータ信号およぶ復元クロック信号を反転させた反転クロック信号ＣＬＫＢが入力される第２のＤフリップフロップ２ｂと、を有する。
【００３９】
さらに、位相比較回路２は、第２のＤフリップフロップ２ｂの出力信号Ｂ’および復元クロック信号ＣＬＫが入力される第３のＤフリップフロップ２ｃと、第１のＤフリップフロップ２ａの出力信号Ａおよび復元クロック信号ＣＬＫが入力され、出力信号Ｃ（復元されたデータ信号）を出力する第４のＤフリップフロップ２ｄと、を有する。
【００４０】
さらに、位相比較回路２は、第１のＤフリップフロップ２ａの出力信号Ａおよび第３のＤフリップフロップ２ｃの出力信号Ｂが入力される第１の排他的論理和演算回路２ｅと、第４のＤフリップフロップ２ｄの出力信号Ｃおよび第３のＤフリップフロップ２ｃの出力信号Ｂが入力される第２の排他的論理和演算回路２ｆと、を有する。
【００４１】
さらに、位相比較回路２は、第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）と復元クロック信号ＣＬＫが入力される第５のＤフリップフロップ２ｇと、第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）と復元クロック信号ＣＬＫが入力される第６のＤフリップフロップ２ｈと、を有する。
【００４２】
さらに、位相比較回路２は、第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）が入力されるとともに第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）が反転入力され、第３の比較信号Ｅａｒｙを出力する第１の論理積演算回路２ｉと、第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）が反転入力されるとともに第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）が入力され、第４の比較信号Ｌａｔｅを出力する第２の論理積演算回路２ｊと、を有する。
【００４３】
さらに、位相比較回路２は、第５のＤフリップフロップ２ｇの出力信号ｄｅｌａｙ（Ａ ｘｏｒ Ｂ）が入力されるとともに第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）が入力され、第１の比較信号ＰＳを出力する第３の論理積演算回路２ｋと、第６のＤフリップフロップ２ｈの出力信号ｄｅｌａｙ（Ｃ ｘｏｒ Ｂ）が入力されるとともに第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）が入力され、第２の比較信号ＰＬを出力する第４の論理積演算回路２ｌと、を有する。
【００４４】
ここで、上記図６に示す位相比較回路２が各比較信号を出力する動作のタイミングチャートの一例を以下に示す。
【００４５】
図７は、復元クロック信号の位相が等化されたデータ信号の位相よりも進んでいる場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００４６】
図７に示すように、復元クロック信号の位相が等化されたデータ信号の位相よりも進んでいる場合、第１の論理積演算回路２ｉの出力として第１の比較信号Ｅａｒｌｙ（“Ｈｉｇｈ”）が出力される。
【００４７】
一方、図８は、復元クロック信号の位相が等化されたデータ信号の位相よりも遅れている場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００４８】
図８に示すように、復元クロック信号の位相が等化されたデータ信号の位相よりも遅れている場合、第２の論理積演算回路２ｊの出力として第２の比較信号Ｌａｔｅ（“Ｈｉｇｈ”）が出力される。
【００４９】
ここで、「復元クロック信号の位相が進んでいる」とは、例えば、データ信号のビット幅Ｔ’のＣｅｎｔｅｒ(＝０．５Ｔ’)に対して復元クロック信号ＣＬＫのｕｐ−ｅｄｇｅ位相が進んでいることを指している。
【００５０】
また、図９は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００５１】
図９に示すように、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合、第４の論理積演算回路２ｌの出力として比較信号ＰＬ（“Ｈｉｇｈ”）が出力される。
【００５２】
一方、図１０は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも小さい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００５３】
図１０に示すように、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも小さい場合、第３の論理積演算回路２ｋの出力として比較信号ＰＳ（“Ｈｉｇｈ”）が出力される。
【００５４】
なお、データ信号のビット幅Ｔ’は、図９、１０ではデータ信号が“Ｈｉｇｈ”となる期間に相当する。したがって、データ信号の論理が反転している場合には、ビット幅Ｔ’は、データ信号が“Ｌｏｗ”となる期間に相当する。
【００５５】
次に、以上のような構成・機能を有する半導体集積回路１００がイコライザのピーキング量を調整する動作の一例について説明する。
【００５６】
図１１は、本実施例１に係る半導体集積回路１００のピーキング量を調整する動作状態の遷移を示す図である。
【００５７】
まず、イコライザ１により等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを位相比較回路２により比較する。位相比較回路２は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔよりも小さい場合は、第１の比較信号ＰＳを出力する。一方、位相比較回路２は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合は第２の比較信号ＰＬを出力する。
【００５８】
そして、図１１に示すように、例えば、初期状態が第１の状態Ｓｔａｔｅ１である場合、制御回路７は、第１の比較信号ＰＳをカウントした第１のカウント値Ｘと第２の比較信号ＰＬをカウントした第２のカウント値Ｙを比較する。そして、第１のカウント値Ｘが第２のカウント値Ｙより所定値Ｌ（ＬはＬ＜Ｋである自然数）以上大きい場合には、第２の状態Ｓｔａｔｅ２に遷移し、制御回路７は、ピーキング量を増加するようにイコライザ１を制御する。
【００５９】
一方、第２のカウント値Ｙが第１のカウント値Ｘより所定値Ｌ以上大きい場合には、第３の状態Ｓｔａｔｅ３に遷移し、制御回路７は、ピーキング量を減少するようにイコライザ１を制御する。
【００６０】
なお、既述のように、第１、第２のカウント値に拘わらず、第３のカウント値Ｚの値が所定値Ｋ以上の場合は、制御回路７はピーキング量を維持するようにしてもよい。すなわち、制御回路７は、所定期間の第３、第４の比較信号をカウントした第３のカウント値Ｚが、所定値Ｋよりも小さい場合に、イコライザ１のピーキング量を制御するようにしてもよい。
【００６１】
次に、図１１に示すように、第１の状態Ｓｔａｔｅ１から第２の状態Ｓｔａｔｅ２に遷移した後、制御回路７が、再度第１、２のカウント値Ｘ、Ｙを取得する。そして、第１のカウント値Ｘが第２のカウント値Ｙより所定値Ｌ以上大きい場合には、制御回路７は、再度、ピーキング量を増加するようにイコライザ１を制御する。
【００６２】
なお、再度取得した第３のカウント値Ｚの値が所定値Ｋ以上になった場合は、制御回路７はピーキング量を維持し、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。また、第１のカウント値Ｘに対する第２のカウント値Ｙの差が所定値Ｌ未満の場合は、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。
【００６３】
また、図１１に示すように、第１の状態Ｓｔａｔｅ１から第３の状態Ｓｔａｔｅ３に遷移した後、制御回路７が、再度第１、２のカウント値Ｘ、Ｙを取得する。そして、第２のカウント値Ｙが第１のカウント値Ｘより所定値Ｌ以上大きい場合には、制御回路７は、再度、ピーキング量を減少するようにイコライザ１を制御する。
【００６４】
なお、再度取得した第３のカウント値Ｚの値が所定値Ｋ以上になった場合は、制御回路７はピーキング量を維持し、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。また、第２のカウント値Ｙに対する第１のカウント値Ｘの差が所定値Ｌ未満の場合は、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。
【００６５】
ここで、位相比較回路２は、上記各状態において、位相比較の結果、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号Ｅａｒｌｙを出力し、復元クロック信号の位相がデータ信号の位相よりも遅れている場合には第４の比較信号Ｌａｔｅを出力する。
【００６６】
以上の半導体集積回路１００の動作を繰り返すことにより、データ信号のピーキング量が調整され、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔに近づけられる。
【００６７】
なお、初期状態が第２、３の状態Ｓｔａｔｅ２、３である場合も同様に、半導体集積回路１００の動作状態が遷移する。
【００６８】
以上のように、本実施例に係る半導体集積回路によれば、回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することができる。
【００６９】
なお、以上の実施例で述べたような、位相比較回路に入力されるデータ信号がイコライザにデータのデータレートと等しい場合だけでなく、位相比較回路に入力されるデータのデータレート及び復元クロックのクロック周波数がイコライザに入力されるデータのデータレートの１／ｎ（ｎ：自然数）の場合も本発明は同様に適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す回路図である。
【図２】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図３】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図４】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図５】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図６】本実施例１に係る位相比較回路２の回路構成の一例を示す回路図である。
【図７】復元クロック信号の位相が等化されたデータ信号の位相よりも進んでいる場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図８】復元クロック信号の位相が等化されたデータ信号の位相よりも遅れている場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図９】等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図１０】等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも小さい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図１１】本実施例１に係る半導体集積回路１００のピーキング量を調整する動作状態の遷移を示す図である。
【符号の説明】
【００７１】
１ イコライザ
２ 位相比較回路
２ａ 第１のＤフリップフロップ
２ｂ 第２のＤフリップフロップ
２ｃ 第３のＤフリップフロップ
２ｄ 第４のＤフリップフロップ
２ｅ 第１の排他的論理和演算回路
２ｆ 第２の排他的論理和演算回路
２ｇ 第５のＤフリップフロップ
２ｈ 第６のＤフリップフロップ
２ｉ 第１の論理積演算回路
２ｊ 第２の論理積演算回路
２ｋ 第３の論理積演算回路
２ｌ 第４の論理積演算回路
３ デシリアライザ
４ 第１のカウンタ
５ 第２のカウンタ
６ 第３のカウンタ
６ａ 加算器
７ 制御回路
８ デジタルフィルタ
９ 復元クロック生成回路
１００ 半導体集積回路
１００ａ 出力端子
１００ｂ 入力端子
【技術分野】
【０００１】
本発明は、イコライザを備えた半導体集積回路およびイコライザの制御方法に関するものである。
【背景技術】
【０００２】
近年、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ Ｄｅｓｅｒｉａｌｉｚｅｒ）回路の高周波化が進んでいる。そして、伝送線路のローパスフィルタ（Ｌｏｗ−Ｐａｓｓ−Ｆｉｌｔｅｒ）特性に起因するＩＳＩ（Ｉｎｔｅｒ−ｓｙｍｂｏｌ−Ｉｎｔｅｒｆｅｒｅｎｃｅ）によるＥｙｅ波形の劣化の影響が著しくなっている。
【０００３】
上記ＩＳＩが大きい場合、接続される伝送線路の長さによって、受信器の等化（Ｅｑｕａｌｉｚｉｎｇ）量を伝送線路に合わせて自動に最適化する必要性が出てくる。
【０００４】
従来技術では、受信波形の低周波成分と高周波成分とを高速動作可能なデジタルフィルタで抽出し、この低周波成分と高周波成分とをほぼ一致させることにより、受信等化を行っていた。
【０００５】
この上記従来技術には、比較器入出力において、入出力振幅に含まれる高周波成分を抽出し、整流（ｒｅｃｔｉｆｙ）した後、これらの抽出された高周波成分の差分が最小となるようにイコライザ（Ｅｑｕａｌｉｚｅｒ）の通過帯域を最適化するものがある（例えば、非特許文献１参照）。
【０００６】
しかし、上記従来技術では、フィルタ、整流器、整流後の高調波成分除去用キャパシタなどが必要となり、回路規模が増大してしまうという問題があった。
【非特許文献１】J.S.Choi et,al ‘A CMOS 3.5Gbps Continuous-time Adaptive Cable Equalizer with Joint Adaptive Method of Low-Frequency Gain and High- Frequency Boosting’、2003 Symposium on VLSI Circuits Digest of Technical Papers、2003、p．103-106
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る実施例に従った半導体集積回路は、
受信したデータ信号の等化量を調整する半導体集積回路あって、
受信したデータ信号を等化するイコライザと、
前記イコライザにより等化された前記データ信号と復元クロック信号に基づいて復元データ信号を出力するとともに、前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と前記復元クロック信号の位相とを比較し、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きいときは第２の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力する位相比較回路と、
前記第３、第４の比較信号および基準クロック信号に基づいて、前記復元クロック信号を生成する復元クロック生成回路と、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御する制御回路と、を備えることを特徴とする。
【０００９】
本発明の一態様に係る実施例に従ったイコライザの制御方法は、
受信したデータ信号の等化量を調整するイコライザの制御方法あって、
受信したデータ信号をイコライザにより等化し、
前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを位相比較回路により比較し、
前記位相比較回路は、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さい場合は第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きい場合は第２の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力し、
前記第３、第４の比較信号および基準クロック信号に基づいて、復元クロック生成回路により、前記復元クロック信号を生成し、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御することを特徴とする。
【発明の効果】
【００１０】
本発明に係る半導体集積回路によれば、回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一態様に係る半導体集積回路は、例えば、受信信号の周波数成分の情報を入力波形から直接抽出せず、 Ｂａｎｇ−Ｂａｎｇ型位相比較回路による位相比較の際に得られる情報を利用する。これにより、小規模の回路構成で最適な受信等化を実現する。
【００１２】
例えば、Ｂａｎｇ−Ｂａｎｇ型位相比較回路において得られた位相比較情報からＩＳＩ発生を予測させる信号を抽出し、イコライザの閾値設定にフィードバックする。
【００１３】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００１４】
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す回路図である。
【００１５】
図１に示すように、受信したデータ信号の等化量を調整する半導体集積回路（ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路）１００は、イコライザ１と、位相比較回路２と、デシリアライザ３と、第１のカウンタ４と、第２のカウンタ５と、第３のカウンタ６と、制御回路７と、デジタルフィルタ８と、復元クロック生成回路９と、を備える。
【００１６】
イコライザ１は、入力端子１００ａを介して受信したデータ信号を等化するようになっている。
【００１７】
位相比較回路２は、例えば、Ｂａｎｇ−Ｂａｎｇ型位相比較回路である。この位相比較回路２は、このイコライザ１により等化されたデータ信号と復元クロック信号に基づいて復元データ信号Ｄａｔａを出力するようになっている。
【００１８】
さらに、位相比較回路２は、イコライザ１により等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを比較するようになっている。そして位相比較回路２は、等化されたデータ信号のビット幅が復元クロック信号の周期よりも小さいときは第１の比較信号ＰＳを出力し、一方、等化されたデータ信号のビット幅が復元クロック信号の周期よりも大きいときは第２の比較信号ＰＬを出力する。また、位相比較回路２は、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号Ｅａｒｌｙを出力し、一方、復元クロック信号の位相がデータ信号の位相よりも遅れている場合には第４の比較信号Ｌａｔｅを出力する。
【００１９】
デシリアライザ３は、位相検出回路２の出力信号をパラレル変換するようになっている。このデシリアライザ３によりパラレル変換された復元データ信号は、出力端子１００ｂを介して半導体集積回路１００から出力される。
【００２０】
第１のカウンタ４は、第１の比較信号ＰＳの信号量として、例えば、所定期間、デシリアライザ３によりパラレル変換された第１の比較信号ＰＳをカウントし、このカウントされた第１のカウント値Ｘを制御回路７に出力するようになっている。
【００２１】
第２のカウンタ５は、第２の比較信号ＰＬの信号量として、例えば、該所定期間、デシリアライザ３によりパラレル変換された第２の比較信号ＰＬをカウントし、このカウントされた第２のカウント値Ｙを制御回路７に出力するようになっている。
【００２２】
第３のカウンタ６は、該所定期間、デシリアライザ３によりパラレル変換された第３の比較信号Ｅａｒｌｙと第４の比較信号Ｌａｔｅとの和（加算器６ａの出力）をカウントし、このカウントされた第３のカウント値Ｚを制御回路７に出力するようになっている。
【００２３】
制御回路７は、少なくとも第１、第２の比較信号ＰＳ、ＰＬに基づいて、イコライザのピーキング量を制御するようになっている。すなわち、制御回路７は、第１の比較信号ＰＳの第１のカウント値Ｘと第２の比較信号ＰＬの第２のカウント値Ｙとを比較する。そして、制御回路７は、第１のカウント値Ｘが第２のカウント値Ｙより所定値以上大きい場合には、ピーキング量を増加するようにイコライザ１を制御する。一方、制御回路７は、第２のカウント値Ｙが第１のカウント値Ｘより所定値以上大きい場合には、ピーキング量を減少するようにイコライザ１を制御する。
【００２４】
特に、制御回路７は、所定期間の第３のカウント値Ｚが、所定値よりも小さい場合に、上述のようにイコライザ１のピーキング量を制御するようになっている。
【００２５】
また、制御回路７は、復元データ信号を取り込み、デシリアライザ３が出力した復元データのデータ列に「・・・００１００・・・」、「・・・１１０１１・・・」のパターンが含まれている場合に（すなわち、データ信号１００ａに高周波成分が多く含まれ、ＩＳＩの影響を受けやすいパターンが含まれている場合に）、上述のようにイコライザ１のピーキング量を制御するようにしてもよい。これにより、ランダムジッタ（ｒａｎｄｏｍ ｊｉｔｔｅｒ）起因の場合を取り込む可能性を下げることができる。
【００２６】
復元クロック生成回路９は、第３、第４の比較信号Ｅａｒｌｙ、Ｌａｔｅおよび基準クロック信号に基づいて、復元クロック信号を生成するようになっている。
【００２７】
ここで、位相比較回路２に入力されるデータ信号と、出力される比較信号との関係について説明する。
【００２８】
図２ないし図５は、図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【００２９】
まず、復元クロック信号ＣＬＫがデータ信号よりも進んでいる状態について説明する（図２）。この状態で、復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝１＆ Ｑ ｘｏｒ Ｒ＝０の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、復元クロック信号ＣＬＫがデータ信号よりも進んでいるので、第３の比較信号Ｅａｒｌｙを出力する。
【００３０】
次に、復元クロック信号ＣＬＫがデータ信号よりも遅れている状態について説明する（図３）。この状態で、同様に復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝０＆ Ｑ ｘｏｒ Ｒ＝１の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、復元クロック信号ＣＬＫがデータ信号よりも遅れているので、第４の比較信号Ｌａｔｅを出力する。
【００３１】
次に、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期よりも小さい状態について説明する（図４）。この状態で、同様に復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝１＆ Ｑ ｘｏｒ Ｒ＝１の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔよりも小さいので、第１の比較信号ＰＳを出力する。
【００３２】
次に、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期よりも大きい状態について説明する（図５）。この状態で、既述のように復元クロック信号ＣＬＫ、反転信号ＣＬＫＢのクロックエッジｐ、ｑ、ｒで、イコライザ１により等化されたデータ信号Ｄａｔａの値を捕捉する。捕捉された値をそれぞれＰ、Ｑ、Ｒとすると、Ｐ ｘｏｒ Ｑ＝０＆ Ｑ ｘｏｒ Ｒ＝０の真理値を得る。したがって、位相比較回路２は、位相比較の結果この真理値が得られたとき、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔよりも大きいので、第２の比較信号ＰＬを出力する。
【００３３】
ここで、例えば、「１０１０１０・・・」のように遷移率が高いデータ信号が入力され、かつ復元クロック信号ＣＬＫがデータ信号のビット幅Ｔ’のほぼ中央に位置する場合、復元クロック信号ＣＬＫの反転信号ＣＬＫＢで捕捉する値が不安定（ｍｅｔａ−ｓｔａｂｌｅ）になり得る。この場合、位相比較回路２が誤って第１、第２の比較信号ＰＳ、ＰＬを出力してしまうケースがある。
【００３４】
そこで、「１０１０１０・・・」のパターンのように第３、第４の比較信号Ｅａｒｌｙ、Ｌａｔｅが多く生成されるような場合（=第３のカウント値Ｚの値が所定値Ｋよりも大きいとき）は、制御回路７は第１、第２の比較信号ＰＳ、ＰＬを取り込まないようにする。なお、所定値Kは、外部から指定可能なパラメータの値であり、半導体集積回路（ＣＤＲ回路)１００の動作が安定になる値に定められる。
【００３５】
これにより、誤って出力された第１、第２の比較信号ＰＳ、ＰＬに基づいて制御回路７がイコライザ１を制御しないようにすることができる。
【００３６】
次に、以上に説明された真理値表を実行する位相比較回路２の回路構成の一例について説明する。
【００３７】
図６は、本実施例１に係る位相比較回路２の回路構成の一例を示す回路図である。
【００３８】
図６に示すように、位相比較回路２は、イコライザ１により等化されたデータ信号および復元クロック信号ＣＬＫが入力される第１のＤフリップフロップ２ａと、イコライザ１により等化されたデータ信号およぶ復元クロック信号を反転させた反転クロック信号ＣＬＫＢが入力される第２のＤフリップフロップ２ｂと、を有する。
【００３９】
さらに、位相比較回路２は、第２のＤフリップフロップ２ｂの出力信号Ｂ’および復元クロック信号ＣＬＫが入力される第３のＤフリップフロップ２ｃと、第１のＤフリップフロップ２ａの出力信号Ａおよび復元クロック信号ＣＬＫが入力され、出力信号Ｃ（復元されたデータ信号）を出力する第４のＤフリップフロップ２ｄと、を有する。
【００４０】
さらに、位相比較回路２は、第１のＤフリップフロップ２ａの出力信号Ａおよび第３のＤフリップフロップ２ｃの出力信号Ｂが入力される第１の排他的論理和演算回路２ｅと、第４のＤフリップフロップ２ｄの出力信号Ｃおよび第３のＤフリップフロップ２ｃの出力信号Ｂが入力される第２の排他的論理和演算回路２ｆと、を有する。
【００４１】
さらに、位相比較回路２は、第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）と復元クロック信号ＣＬＫが入力される第５のＤフリップフロップ２ｇと、第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）と復元クロック信号ＣＬＫが入力される第６のＤフリップフロップ２ｈと、を有する。
【００４２】
さらに、位相比較回路２は、第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）が入力されるとともに第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）が反転入力され、第３の比較信号Ｅａｒｙを出力する第１の論理積演算回路２ｉと、第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）が反転入力されるとともに第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）が入力され、第４の比較信号Ｌａｔｅを出力する第２の論理積演算回路２ｊと、を有する。
【００４３】
さらに、位相比較回路２は、第５のＤフリップフロップ２ｇの出力信号ｄｅｌａｙ（Ａ ｘｏｒ Ｂ）が入力されるとともに第２の排他的論理和演算回路２ｆの出力信号（Ｃ ｘｏｒ Ｂ）が入力され、第１の比較信号ＰＳを出力する第３の論理積演算回路２ｋと、第６のＤフリップフロップ２ｈの出力信号ｄｅｌａｙ（Ｃ ｘｏｒ Ｂ）が入力されるとともに第１の排他的論理和演算回路２ｅの出力信号（Ａ ｘｏｒ Ｂ）が入力され、第２の比較信号ＰＬを出力する第４の論理積演算回路２ｌと、を有する。
【００４４】
ここで、上記図６に示す位相比較回路２が各比較信号を出力する動作のタイミングチャートの一例を以下に示す。
【００４５】
図７は、復元クロック信号の位相が等化されたデータ信号の位相よりも進んでいる場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００４６】
図７に示すように、復元クロック信号の位相が等化されたデータ信号の位相よりも進んでいる場合、第１の論理積演算回路２ｉの出力として第１の比較信号Ｅａｒｌｙ（“Ｈｉｇｈ”）が出力される。
【００４７】
一方、図８は、復元クロック信号の位相が等化されたデータ信号の位相よりも遅れている場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００４８】
図８に示すように、復元クロック信号の位相が等化されたデータ信号の位相よりも遅れている場合、第２の論理積演算回路２ｊの出力として第２の比較信号Ｌａｔｅ（“Ｈｉｇｈ”）が出力される。
【００４９】
ここで、「復元クロック信号の位相が進んでいる」とは、例えば、データ信号のビット幅Ｔ’のＣｅｎｔｅｒ(＝０．５Ｔ’)に対して復元クロック信号ＣＬＫのｕｐ−ｅｄｇｅ位相が進んでいることを指している。
【００５０】
また、図９は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００５１】
図９に示すように、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合、第４の論理積演算回路２ｌの出力として比較信号ＰＬ（“Ｈｉｇｈ”）が出力される。
【００５２】
一方、図１０は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも小さい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【００５３】
図１０に示すように、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも小さい場合、第３の論理積演算回路２ｋの出力として比較信号ＰＳ（“Ｈｉｇｈ”）が出力される。
【００５４】
なお、データ信号のビット幅Ｔ’は、図９、１０ではデータ信号が“Ｈｉｇｈ”となる期間に相当する。したがって、データ信号の論理が反転している場合には、ビット幅Ｔ’は、データ信号が“Ｌｏｗ”となる期間に相当する。
【００５５】
次に、以上のような構成・機能を有する半導体集積回路１００がイコライザのピーキング量を調整する動作の一例について説明する。
【００５６】
図１１は、本実施例１に係る半導体集積回路１００のピーキング量を調整する動作状態の遷移を示す図である。
【００５７】
まず、イコライザ１により等化されたデータ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを位相比較回路２により比較する。位相比較回路２は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔよりも小さい場合は、第１の比較信号ＰＳを出力する。一方、位相比較回路２は、等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合は第２の比較信号ＰＬを出力する。
【００５８】
そして、図１１に示すように、例えば、初期状態が第１の状態Ｓｔａｔｅ１である場合、制御回路７は、第１の比較信号ＰＳをカウントした第１のカウント値Ｘと第２の比較信号ＰＬをカウントした第２のカウント値Ｙを比較する。そして、第１のカウント値Ｘが第２のカウント値Ｙより所定値Ｌ（ＬはＬ＜Ｋである自然数）以上大きい場合には、第２の状態Ｓｔａｔｅ２に遷移し、制御回路７は、ピーキング量を増加するようにイコライザ１を制御する。
【００５９】
一方、第２のカウント値Ｙが第１のカウント値Ｘより所定値Ｌ以上大きい場合には、第３の状態Ｓｔａｔｅ３に遷移し、制御回路７は、ピーキング量を減少するようにイコライザ１を制御する。
【００６０】
なお、既述のように、第１、第２のカウント値に拘わらず、第３のカウント値Ｚの値が所定値Ｋ以上の場合は、制御回路７はピーキング量を維持するようにしてもよい。すなわち、制御回路７は、所定期間の第３、第４の比較信号をカウントした第３のカウント値Ｚが、所定値Ｋよりも小さい場合に、イコライザ１のピーキング量を制御するようにしてもよい。
【００６１】
次に、図１１に示すように、第１の状態Ｓｔａｔｅ１から第２の状態Ｓｔａｔｅ２に遷移した後、制御回路７が、再度第１、２のカウント値Ｘ、Ｙを取得する。そして、第１のカウント値Ｘが第２のカウント値Ｙより所定値Ｌ以上大きい場合には、制御回路７は、再度、ピーキング量を増加するようにイコライザ１を制御する。
【００６２】
なお、再度取得した第３のカウント値Ｚの値が所定値Ｋ以上になった場合は、制御回路７はピーキング量を維持し、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。また、第１のカウント値Ｘに対する第２のカウント値Ｙの差が所定値Ｌ未満の場合は、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。
【００６３】
また、図１１に示すように、第１の状態Ｓｔａｔｅ１から第３の状態Ｓｔａｔｅ３に遷移した後、制御回路７が、再度第１、２のカウント値Ｘ、Ｙを取得する。そして、第２のカウント値Ｙが第１のカウント値Ｘより所定値Ｌ以上大きい場合には、制御回路７は、再度、ピーキング量を減少するようにイコライザ１を制御する。
【００６４】
なお、再度取得した第３のカウント値Ｚの値が所定値Ｋ以上になった場合は、制御回路７はピーキング量を維持し、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。また、第２のカウント値Ｙに対する第１のカウント値Ｘの差が所定値Ｌ未満の場合は、第１の状態Ｓｔａｔｅ１に遷移するようにしてもよい。
【００６５】
ここで、位相比較回路２は、上記各状態において、位相比較の結果、復元クロック信号の位相がデータ信号の位相よりも進んでいる場合には第３の比較信号Ｅａｒｌｙを出力し、復元クロック信号の位相がデータ信号の位相よりも遅れている場合には第４の比較信号Ｌａｔｅを出力する。
【００６６】
以上の半導体集積回路１００の動作を繰り返すことにより、データ信号のピーキング量が調整され、データ信号のビット幅Ｔ’が復元クロック信号ＣＬＫの周期Ｔに近づけられる。
【００６７】
なお、初期状態が第２、３の状態Ｓｔａｔｅ２、３である場合も同様に、半導体集積回路１００の動作状態が遷移する。
【００６８】
以上のように、本実施例に係る半導体集積回路によれば、回路規模の増大を抑制しつつ、受信したデータ信号の等化量を調整することができる。
【００６９】
なお、以上の実施例で述べたような、位相比較回路に入力されるデータ信号がイコライザにデータのデータレートと等しい場合だけでなく、位相比較回路に入力されるデータのデータレート及び復元クロックのクロック周波数がイコライザに入力されるデータのデータレートの１／ｎ（ｎ：自然数）の場合も本発明は同様に適用可能である。
【図面の簡単な説明】
【００７０】
【図１】本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す回路図である。
【図２】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図３】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図４】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図５】図１の位相比較回路２に入力されるデータ信号の波形、復元クロック信号の波形、および、復元クロック信号ＣＬＫにより捕捉した値に対する真理値と出力される比較信号との関係、を示す図である。
【図６】本実施例１に係る位相比較回路２の回路構成の一例を示す回路図である。
【図７】復元クロック信号の位相が等化されたデータ信号の位相よりも進んでいる場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図８】復元クロック信号の位相が等化されたデータ信号の位相よりも遅れている場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図９】等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも大きい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図１０】等化されたデータ信号のビット幅Ｔ’が復元クロック信号の周期Ｔよりも小さい場合における、図６に示す構成を有する位相比較回路２の各信号の波形を示すタイミングチャートである。
【図１１】本実施例１に係る半導体集積回路１００のピーキング量を調整する動作状態の遷移を示す図である。
【符号の説明】
【００７１】
１ イコライザ
２ 位相比較回路
２ａ 第１のＤフリップフロップ
２ｂ 第２のＤフリップフロップ
２ｃ 第３のＤフリップフロップ
２ｄ 第４のＤフリップフロップ
２ｅ 第１の排他的論理和演算回路
２ｆ 第２の排他的論理和演算回路
２ｇ 第５のＤフリップフロップ
２ｈ 第６のＤフリップフロップ
２ｉ 第１の論理積演算回路
２ｊ 第２の論理積演算回路
２ｋ 第３の論理積演算回路
２ｌ 第４の論理積演算回路
３ デシリアライザ
４ 第１のカウンタ
５ 第２のカウンタ
６ 第３のカウンタ
６ａ 加算器
７ 制御回路
８ デジタルフィルタ
９ 復元クロック生成回路
１００ 半導体集積回路
１００ａ 出力端子
１００ｂ 入力端子
【特許請求の範囲】
【請求項１】
受信したデータ信号の等化量を調整する半導体集積回路あって、
受信したデータ信号を等化するイコライザと、
前記イコライザにより等化された前記データ信号と復元クロック信号に基づいて復元データ信号を出力するとともに、前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と前記復元クロック信号の位相とを比較し、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きいときは第２の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力する位相比較回路と、
前記第３、第４の比較信号および基準クロック信号に基づいて、前記復元クロック信号を生成する復元クロック生成回路と、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御する制御回路と、を備える
ことを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、
前記第１の比較信号の信号量と前記第２の比較信号の信号量を比較し、
前記第１の比較信号の信号量が前記第２の比較信号の信号量より所定値以上大きい場合には、ピーキング量を増加するように前記イコライザを制御し、
前記第２の比較信号の信号量が前記第１の比較信号の信号量より所定値以上大きい場合には、ピーキング量を減少するように前記イコライザを制御する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記位相検出回路の出力信号をパラレル変換するデシリアライザと、
前記デシリアライザによりパラレル変換された前記第１の比較信号をカウントする第１のカウンタと、
前記デシリアライザによりパラレル変換された前記第２の比較信号をカウントする第２のカウンタと、をさらに備え、
前記制御回路は、
前記第１の比較信号をカウントした第１のカウント値と前記第２の比較信号をカウントした第２のカウント値を比較し、
前記第１のカウント値が前記第２のカウント値より所定値以上大きい場合には、ピーキング量を増加するように前記イコライザを制御し、
前記第２のカウント値が前記第１のカウント値より所定値以上大きい場合には、ピーキング量を減少するように前記イコライザを制御する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記デシリアライザによりパラレル変換された前記第３の比較信号および前記第４の比較信号をカウントする第３のカウンタをさらに備え、
前記制御回路は、前記第３の比較信号および前記第４の比較信号を所定期間カウントした第３のカウント値が、所定値よりも小さい場合に、前記イコライザのピーキング量を制御する
ことを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
【請求項５】
受信したデータ信号の等化量を調整するイコライザの制御方法あって、
受信したデータ信号をイコライザにより等化し、
前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを位相比較回路により比較し、
前記位相比較回路は、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さい場合は第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きい場合は第２の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力し、
前記第３、第４の比較信号および基準クロック信号に基づいて、復元クロック生成回路により、前記復元クロック信号を生成し、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御する
ことを特徴とするイコライザの制御方法。
【請求項１】
受信したデータ信号の等化量を調整する半導体集積回路あって、
受信したデータ信号を等化するイコライザと、
前記イコライザにより等化された前記データ信号と復元クロック信号に基づいて復元データ信号を出力するとともに、前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と前記復元クロック信号の位相とを比較し、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さいときは第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きいときは第２の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力する位相比較回路と、
前記第３、第４の比較信号および基準クロック信号に基づいて、前記復元クロック信号を生成する復元クロック生成回路と、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御する制御回路と、を備える
ことを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、
前記第１の比較信号の信号量と前記第２の比較信号の信号量を比較し、
前記第１の比較信号の信号量が前記第２の比較信号の信号量より所定値以上大きい場合には、ピーキング量を増加するように前記イコライザを制御し、
前記第２の比較信号の信号量が前記第１の比較信号の信号量より所定値以上大きい場合には、ピーキング量を減少するように前記イコライザを制御する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記位相検出回路の出力信号をパラレル変換するデシリアライザと、
前記デシリアライザによりパラレル変換された前記第１の比較信号をカウントする第１のカウンタと、
前記デシリアライザによりパラレル変換された前記第２の比較信号をカウントする第２のカウンタと、をさらに備え、
前記制御回路は、
前記第１の比較信号をカウントした第１のカウント値と前記第２の比較信号をカウントした第２のカウント値を比較し、
前記第１のカウント値が前記第２のカウント値より所定値以上大きい場合には、ピーキング量を増加するように前記イコライザを制御し、
前記第２のカウント値が前記第１のカウント値より所定値以上大きい場合には、ピーキング量を減少するように前記イコライザを制御する
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記デシリアライザによりパラレル変換された前記第３の比較信号および前記第４の比較信号をカウントする第３のカウンタをさらに備え、
前記制御回路は、前記第３の比較信号および前記第４の比較信号を所定期間カウントした第３のカウント値が、所定値よりも小さい場合に、前記イコライザのピーキング量を制御する
ことを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
【請求項５】
受信したデータ信号の等化量を調整するイコライザの制御方法あって、
受信したデータ信号をイコライザにより等化し、
前記イコライザにより等化された前記データ信号の位相を検出しこのデータ信号の位相と復元クロック信号の位相とを位相比較回路により比較し、
前記位相比較回路は、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも小さい場合は第１の比較信号を出力し、一方、等化された前記データ信号のビット幅が前記復元クロック信号の周期よりも大きい場合は第２の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも進んでいる場合には第３の比較信号を出力し、
前記位相比較回路は、前記復元クロック信号の位相が前記データ信号の位相よりも遅れている場合には第４の比較信号を出力し、
前記第３、第４の比較信号および基準クロック信号に基づいて、復元クロック生成回路により、前記復元クロック信号を生成し、
少なくとも前記第１、第２の比較信号に基づいて、前記イコライザのピーキング量を制御する
ことを特徴とするイコライザの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２７０８６４（Ｐ２００８−２７０８６４Ａ）
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願番号】特願２００７−１０６８５０（Ｐ２００７−１０６８５０）
【出願日】平成１９年４月１６日（２００７．４．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願日】平成１９年４月１６日（２００７．４．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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