【課題】大きな位相ずれにも対応可能な位相調整回路を提供する。
【解決手段】基準となるクロック信号ＣＬＫｅに同期して与えられる画像データＤＡＴＡｅとデータイネーブル信号ＤＥｅは、このクロック信号ＣＬＫｅで動作するＦＦ３１，３３，３８，４０で２クロック分遅延され、画像データＤＴｅと共通のデータイネーブル信号ＤＥとして出力される。位相調整の対象となるクロック信号ＣＬＫｏに同期して与えられる連続する２つの画像データＤＡＴＡｏは、それぞれＦＦ３４，３５によって２クロック周期の間保持される。ＦＦ３４，３５の保持データは、セレクタ３７によっていずれか一方が選択出力され、基準となるクロック信号ＣＬＫｅのタイミングでＦＦ３９に保持されて画像データＤＴｏとして出力される。これにより、位相のずれがクロック周期よりも小さければ、２系統の画像データは同位相になるように位相調整ができる。 （もっと読む）

【解決手段】 時間ディジタル・コンバータ（ＴＤＣ）がサブ・インバータ遅延分解能でサンプリングすることを可能にするための手法が開示されている。一実施形態では、ＴＤＣ中の差動型Ｄ−Ｑフリップフロップへの入力は、シングルエンド型信号、およびこの信号の遅延された形態および反転された形態に接続されてこの信号の時間補間を可能にする。さらに、ＴＤＣ中の第１遅延ラインおよび相補な遅延ラインの負荷の平衡を保つための手法が開示されている。 （もっと読む）

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える （もっと読む）

【課題】不感帯が少なく高速安定動作が可能なフリップフロップ回路を提供すること。
【解決手段】本発明は、データ信号Ｄと、立ち上がり遅延クロック信号ＣＫｄとを入力し、データ信号Ｄの立ち下がりと立ち上がり遅延クロック信号ＣＫｄの立ち下がりとによって内部ノードＮＣの信号を立ち上げる第１のラッチ回路Ｌ１と、内部ノードＮＣの信号とクロック信号ＣＫとを入力し、内部ノードＮＣの信号が立ち上がっている状態でクロック信号ＣＫが立ち下がるタイミングにより内部ノードＸの信号を立ち下げる第２のラッチ回路Ｌ２と、内部ノードＸの信号とクロック信号ＣＫとを入力し、クロック信号ＣＫが立ち上がっている状態でのデータ信号Ｄを保持する出力信号を生成するための第３のラッチ回路Ｌ３と、内部ノードＮＣの信号を立ち上がり遅延クロック信号ＣＫｄによってプルダウンさせるプルダウン回路ＰＤとを備えるフリップフロップ回路である。 （もっと読む）

【課題】低消費電力化に適したＡＶＳ技術又はＤＶＳ技術を実現した半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第１の遅延回路及び第３のフリップ・フロップと、前記組み合わせ回路の後段に設けられる第２の遅延回路及び第４のフリップ・フロップと、第２のフリップ・フロップの出力と第３のフリップ・フロップの出力とを比較する第１の比較回路と、第２のフリップ・フロップの出力と第４のフリップ・フロップの出力とを比較する第２の比較回路と、これら比較回路の出力に応じて、前記組み合わせ回路に供給される電源電圧を制御する制御回路とを備える。なお、第１の遅延回路による遅延時間と第２の遅延回路による遅延時間は異なる。 （もっと読む）

【課題】 エージング時に使用可能な同期逓倍クロック発生回路を提供することである。
【解決手段】 可変ディレイヤを用いた発振回路と、カウンタを用いた発振周波数制御回路とを有し、入力クロック周波数の逓倍の周波数のクロックを発生するクロック発生回路において、上記発振回路を入力クロックに同期させて動作させることで、入力クロックと同期した逓倍クロックを発生させる。 （もっと読む）

【課題】消費電力が大きくなく、位相ノイズが小さく、広い同調範囲のＰＬＬを提供する。
【解決手段】位相検出器３４は、基準信号路３０及び帰還信号路３２から入力の位相差を検出し、位相検出器出力を発生する。発振器３２は、位相検出器出力に応答し且つこの位相検出器出力に基づいた発振出力Ｆoutを発生する。この発振出力Ｆoutが帰還信号路３２に供給される。基準信号路３０内のミキサ７４は、基準信号Ｆrefをダイレクト・デジタル・シンセサイザ７２からの出力と混合する。基準信号路内のスイッチング機構８０は、複数の異なるフィルタの１つを選択的にミキサ及び位相検出器の間に直列に配置する。 （もっと読む）

【課題】本発明は、短いロッキングタイムを有しながらも、安定的に動作できる位相同期装置を提供する。
【解決手段】本発明の位相同期装置は、入力クロックを所定の分周比で分周した後、順次遅延させる動作により周波数を判別し、前記判別された周波数情報を用いて発振器ゲイン設定信号を生成する発振器ゲイン設定手段と、前記入力クロックに応じて、前記発振器ゲイン設定信号に対応する周波数を有する出力クロックを発振させるＰＬＬ回路を含むことを特徴とする。 （もっと読む）

【課題】受光素子にて検知されたパルス光の波長が判別可能であり、外乱光による影響をさらに低減し、検出精度の高い物体検出回路を実現する。
【解決手段】物体検出回路１は、パルス変調された光を照射する発光素子１２と、被検出物体の有無に応じて発光素子１２からの出力パルス光を受光する受光素子１３と、受光素子１３にて検知されたパルス光の波長を判別する信号検出回路１９とを備える。 （もっと読む）

【課題】被測定信号の位相を、基準信号の位相に精度よく合わせることができる位相調整回路を提供する。
【解決手段】被測定信号の位相を調整する位相調整回路であって、トリガ信号を生成するトリガ発生部と、基準信号を受け取り、共通の前記トリガ信号のタイミングで、被測定信号および基準信号を測定し、被測定信号および基準信号のそれぞれの信号レベルの差分に応じた測定結果を出力するレベル比較部と、レベル比較部が出力する信号レベルの差分が略零となるように、被測定信号の位相を調整する信号位相調整部とを備える位相調整回路を提供する。 （もっと読む）